用于提高电子器件测试系统的工作频率的方法和装置

    公开(公告)号:CN101099085B

    公开(公告)日:2011-01-19

    申请号:CN200580046181.0

    申请日:2005-12-15

    发明人: C·A·米勒

    IPC分类号: G01R31/02

    CPC分类号: G01R31/2889 G01R31/31905

    摘要: 测试系统包括端接于探针中的通信信道,该探针接触待测电子器件的输入端。电阻器连接在探针附近的通信信道与接地之间。该电阻器可减小该端的输入阻抗,由此可减小输入端的上升时间和下降时间。信道可以端接在具有多个路径的分支中,其中各个路径是由用于接触待测电子器件各端的探针来端接的。这些分支中包括隔离电阻器,用于防止一个输入端的故障传播到其它输入端。各分支中都设有分流电阻器,用于减小该端的输入阻抗,由此减小输入端的上升时间和下降时间。还可以调整分流电阻器的大小,以减少、最小化或者消除通过该信道所返回的信号反射。

    用于提高电子器件测试系统的工作频率的方法和装置

    公开(公告)号:CN101099085A

    公开(公告)日:2008-01-02

    申请号:CN200580046181.0

    申请日:2005-12-15

    发明人: C·A·米勒

    IPC分类号: G01R31/02

    CPC分类号: G01R31/2889 G01R31/31905

    摘要: 测试系统包括端接于探针中的通信信道,该探针接触待测电子器件的输入端。电阻器连接在探针附近的通信信道与接地之间。该电阻器可减小该端的输入阻抗,由此可减小输入端的上升时间和下降时间。信道可以端接在具有多个路径的分支中,其中各个路径是由用于接触待测电子器件各端的探针来端接的。这些分支中包括隔离电阻器,用于防止一个输入端的故障传播到其它输入端。各分支中都设有分流电阻器,用于减小该端的输入阻抗,由此减小输入端的上升时间和下降时间。还可以调整分流电阻器的大小,以减少、最小化或者消除通过该信道所返回的信号反射。

    用于校准和/或校直通信信道的方法和装置

    公开(公告)号:CN101048780A

    公开(公告)日:2007-10-03

    申请号:CN200580028048.2

    申请日:2005-07-11

    发明人: C·A·米勒

    IPC分类号: G06K5/04 G01R31/28

    摘要: 一连串脉冲可被驱动到各个驱动通道,各个驱动通道在缓冲器的输出端生成一连串混合脉冲。各个混合脉冲是由驱动到驱动通道的各个脉冲构成。可调节与驱动通道相关联的时间偏移量,直到混合脉冲中的各个脉冲对齐或接近对齐。这些时间偏移量对驱动通道进行校准和/或校直,从而补偿通过驱动通道的传播延迟的偏差。混合脉冲可经由比较通道反馈到测试器,且可使与用于各个比较通道的比较信号相关联的偏移量与混合脉冲对齐,这可校准和/或校直比较脉冲。

    智能探针卡架构
    6.
    发明公开

    公开(公告)号:CN1947022A

    公开(公告)日:2007-04-11

    申请号:CN200580012737.4

    申请日:2005-04-21

    摘要: 提供了一种用于晶片测试系统的探针卡,它具有许多单板特征,能够进行测试系统控制器通道的扇出,以便测试晶片上的多个DUT,同时又限制了扇出对测试结果的不利影响。探针卡的单板特征包括下列一个或多个:(a)DUT信号隔离,这是通过将电阻器与每一个DUT输入串联以隔离出故障的DUT而设置的;(b)DUT电源隔离,这由与每一个DUT电源引脚串联的开关、限流器或调节器来设置,以便隔离对出故障的DUT的电源供给;(c)用单板微控制器或FPGA来设置的自测;(d)作为探针卡一部分而设置的层叠的子卡,用于容纳附加的单板测试电路;以及(e)在探针卡的底部PCB及子卡或测试系统控制器之间接口总线的使用,以使底部PCB和子卡之间或底部PCB和测试系统控制器之间的接口导线的数目达到最小。

    智能探针卡架构
    8.
    发明公开

    公开(公告)号:CN102116779A

    公开(公告)日:2011-07-06

    申请号:CN201110033281.7

    申请日:2005-04-21

    摘要: 提供了一种用于晶片测试系统的探针卡,它具有许多单板特征,能够进行测试系统控制器通道的扇出,以便测试晶片上的多个DUT,同时又限制了扇出对测试结果的不利影响。探针卡的单板特征包括下列一个或多个:(a)DUT信号隔离,这是通过将电阻器与每一个DUT输入串联以隔离出故障的DUT而设置的;(b)DUT电源隔离,这由与每一个DUT电源引脚串联的开关、限流器或调解器来设置,以便隔离对出故障的DUT的电源供给;(c)用单板微控制器或FPGA来设置的自测;(d)作为探针卡一部分而设置的层叠的子卡,用于容纳附加的单板测试电路;以及(e)在探针卡的底部PCB及子卡或测试系统控制器之间接口总线的使用,以使底部PCB和子卡之间或底部PCB和测试系统控制器之间的接口导线的数目达到最小。

    用于远程缓冲测试通道的方法和装置

    公开(公告)号:CN101115998B

    公开(公告)日:2011-01-05

    申请号:CN200580029701.7

    申请日:2005-09-08

    发明人: C·A·米勒

    IPC分类号: G01R31/28

    CPC分类号: G01R31/3008

    摘要: 提供了一种使得泄漏电流测量或参数测试可用设置在通道线路中的隔离缓冲器来执行的系统。多个这种隔离缓冲器被用来将单个信号通道连接到多个线路。通过设置在每一个缓冲器的输入和输出之间的缓冲器旁路元件,诸如电阻器或传输门,来提供泄漏电流测量。通过使用TDR测量来基于通过缓冲器旁路元件的反射脉冲确定缓冲器延迟,缓冲器旁路元件可被用来校准消除测试系统中的缓冲器延迟。通过比较测量缓冲和非缓冲通道线路或者通过测量具有已知延迟的设备,同样可校准消除缓冲器延迟。