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公开(公告)号：CN112597077B
公开(公告)日：2023-11-21
申请号：CN202011459829.X
申请日：2020-12-11
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F13/12
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公开(公告)号：CN105702296B
公开(公告)日：2019-07-23
申请号：CN201610127480.7
申请日：2016-03-07
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 一种单粒子加固FPGA的用户寄存器状态捕获电路，包括用户寄存器、晶体管M3、晶体管M4、SRAM存储单元、捕获信号产生电路，晶体管M3、晶体管M4放置在用户寄存器、SRAM存储单元之间，捕获信号产生电路产生输出信号CAPTURE，控制导通晶体管M3、晶体管M4导通，实现数据捕获回读。本发明状态捕获电路与现有技术相比，通过进行捕获回读操作，如果发现配置存储器阵列中存储的配置码流发生单粒子翻转，可以进行动态部分重配，如果配置存储器阵列中存储捕获用户寄存器状态的SRAM存储单元状态出现错误，可以对相应的逻辑进行复位处理，显著降低了FPGA芯片的单粒子翻转累积效应。
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公开(公告)号：CN105761746A
公开(公告)日：2016-07-13
申请号：CN201610080515.6
申请日：2016-02-04
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G11C11/413
CPC分类号： G11C11/413
摘要： 本发明提出了一种单粒子加固FPGA分布式RAM的写入时序匹配电路，包包括与门、单粒子加固触发器、镜像单粒子加固静态随机访问存储器、n级延时链、n选1多路选择器、n位配置单元、反相器、传输门、单粒子瞬态滤波器、二选一选择器、查找表单粒子加固静态随机访问存储器及其配置单元。FPGA的WR和EN信号依次通过与门、单粒子加固触发器，得到选通信号，选通信号通过镜像单粒子加固静态随机访问存储器、n级延时链和n选1多路选择器组成的反馈回路。该电路可以自动测量分布式随机访问存储器所需的写入时间，并允许用户开启或关闭FPGA中单粒子瞬态滤波器时，通过编程n位配置单元的值调整数据写入分布式RAM的宽度，实现SRAM型FPGA单粒子设计加固后的时序匹配。
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公开(公告)号：CN105356875A
公开(公告)日：2016-02-24
申请号：CN201510616844.3
申请日：2015-09-24
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/177
CPC分类号： H03K19/17728
摘要： 本发明提出了一种单粒子加固FPGA的查找表电路，包括单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF。可以实现具有可选锁存功能的多路选择器。通过配置相应的存储单元，该LUT可以用来实现一个具有锁存功能的多路选择器、不带锁存的多路选择器和正常的查找表。本发明在实现具有可选锁存功能的多路选择器时，能够极大减少单粒子加固FPGA使用中需要实现大规模多路选择器时逻辑资源的占用率，为单粒子加固FPGA用户在逻辑设计中实现大规模的多路选择器提供了更优的一种选择。
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公开(公告)号：CN115037430A
公开(公告)日：2022-09-09
申请号：CN202210137718.X
申请日：2022-02-15
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H04L7/00
摘要： 本发明一种I、Q路DAC同步设计方法。在设计中，需要使用数字、模拟变换将多个电平的数字基带信号转换为模拟信号发送至IQ矢量调制器形成射频信号发送，需要保证IQ矢量相位，就需要I、Q两路的DAC同步工作，但是I路和Q路使用两个独立的MUXDAC，这样就需要一种方式将两个独立工作的DAC联系起来，并且能够判断出是否实现同步工作。本发明中采用两个DAC的输出时钟与数据的关联特性，将两个DAC的输出时钟进行比较，使用DAC输出时钟的2倍频的8相位时钟采样判断判断DAC工作是否同步，可以在设计实现上用较低频率实现高频数据的处理。
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公开(公告)号：CN109831217A
公开(公告)日：2019-05-31
申请号：CN201811581671.6
申请日：2018-12-24
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明公开了一种Turbo码译码器、用于Turbo码的分量译码器及分量译码方法。卷积码状态转移器，用于计算分量编码器的后向转移状态和该后向转移状态下的输出值、前向转移状态和该前向转移状态下的输入值；后向分支转移概率模块，按照倒序输入的系统信息位、校验位，计算出各后向转移状态下系统信息位的后向分支转移概率；后向递推概率模块，计算各后向转移状态下系统信息位的后向递推概率β值；前向分支转移概率模块，计算出各前向分支转移概率；前向递推概率模块，计算前向转移状态下系统信息位的前向递推概率α值；对数似然比模块，计算得到系统信息位被译码为0的概率和系统信息位被译码为1的概率和两者的对数似然比。本发明结构简单，节约硬件资源。
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公开(公告)号：CN115037430B
公开(公告)日：2024-04-05
申请号：CN202210137718.X
申请日：2022-02-15
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H04L7/00
摘要： 本发明一种I、Q路DAC同步设计方法。在设计中，需要使用数字、模拟变换将多个电平的数字基带信号转换为模拟信号发送至IQ矢量调制器形成射频信号发送，需要保证IQ矢量相位，就需要I、Q两路的DAC同步工作，但是I路和Q路使用两个独立的MUXDAC，这样就需要一种方式将两个独立工作的DAC联系起来，并且能够判断出是否实现同步工作。本发明中采用两个DAC的输出时钟与数据的关联特性，将两个DAC的输出时钟进行比较，使用DAC输出时钟的2倍频的8相位时钟采样判断判断DAC工作是否同步，可以在设计实现上用较低频率实现高频数据的处理。
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公开(公告)号：CN111162799B
公开(公告)日：2023-08-29
申请号：CN201911378536.6
申请日：2019-12-27
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03M13/15
摘要： 本发明公开了一种抗辐射RS码译码电路，包括：伴随式计算模块，用于对接收到的码字R(x)进行计算，得到伴随多项式S(x)；关键方程求解模块，用于对伴随多项式S(x)进行关键方程求解，得到错误位置多项式Λ(x)和错误值多项式ω(x)；错误图案搜索模块，用于计算得到错误位置和错误位置对应的错误值；数据缓存模块，用于对接收到的码字R(x)进行缓存；纠错输出模块，用于读取数据缓存模块中缓存的码字R(x)，根据错误图案搜索模块计算得到的错误位置和错误位置对应的错误值对读取的缓存的码字R(x)进行纠错，并输出码字C。本发明所述的抗辐射RS码译码电路，缩小了电路面积、降低了电路功耗，在提高电路性能的同时还增强了电路的可靠性。
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公开(公告)号：CN109831217B
公开(公告)日：2023-04-14
申请号：CN201811581671.6
申请日：2018-12-24
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 本发明公开了一种Turbo码译码器、用于Turbo码的分量译码器及分量译码方法。卷积码状态转移器，用于计算分量编码器的后向转移状态和该后向转移状态下的输出值、前向转移状态和该前向转移状态下的输入值；后向分支转移概率模块，按照倒序输入的系统信息位、校验位，计算出各后向转移状态下系统信息位的后向分支转移概率；后向递推概率模块，计算各后向转移状态下系统信息位的后向递推概率β值；前向分支转移概率模块，计算出各前向分支转移概率；前向递推概率模块，计算前向转移状态下系统信息位的前向递推概率α值；对数似然比模块，计算得到系统信息位被译码为0的概率和系统信息位被译码为1的概率和两者的对数似然比。本发明结构简单，节约硬件资源。
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公开(公告)号：CN105356875B
公开(公告)日：2018-07-06
申请号：CN201510616844.3
申请日：2015-09-24
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/177
摘要： 本发明提出了一种单粒子加固FPGA的查找表电路，包括单粒子加固静态随机存储器模块DICE、二输入多路选择器MUX和缓存BUFF。可以实现具有可选锁存功能的多路选择器。通过配置相应的存储单元，该LUT可以用来实现一个具有锁存功能的多路选择器、不带锁存的多路选择器和正常的查找表。本发明在实现具有可选锁存功能的多路选择器时，能够极大减少单粒子加固FPGA使用中需要实现大规模多路选择器时逻辑资源的占用率，为单粒子加固FPGA用户在逻辑设计中实现大规模的多路选择器提供了更优的一种选择。
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