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公开(公告)号：CN117634380A
公开(公告)日：2024-03-01
申请号：CN202311523870.2
申请日：2023-11-15
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC分类号： G06F30/34 , G06F30/347
摘要： 本发明属于集成电路领域，具体涉及了一种基于半双工可扩展互连总线的多芯粒FPGA配置电路，旨在解决现有的扩大FPGA电路规模技术设计周期长，性能增幅有限的问题。本发明包括：n个FPGA芯粒，其中每个FPGA芯粒包括1个芯片配置控制电路和多个SHDI总线电路；n个芯粒包括1个主芯粒和n‑1个从芯粒；n个FPGA芯粒通过SHDI总线电路连接，并通过SHDI总线电路进行双向数据传输和双向信息传递；SHDI总线电路通过数据信号线DATA进行连接；SHDI总线电路将多个FPGA芯粒以单向菊花链的方式连接起来，构成JTAG菊花链电路；每个芯粒具有相同的配置控制电路。本发明可以快速实现FPGA资源的成倍增长。
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公开(公告)号：CN116450425A
公开(公告)日：2023-07-18
申请号：CN202211485634.1
申请日：2022-11-24
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/22
摘要： 本发明提供了一种抗辐照FPGA内嵌PCIExpress IP核的测试电路和方法，电路包括：测试用输入端口TDI，连接至N个被测PCIExpress IP核的测试用输入端口TI；测试用输出管脚TDO，连接至其中一个被测PCIExpress IP核的测试用输出端口TO；所有的被测PCIExpress IP核的测试用输出端口TO都连接至对比模块；对比模块，当N为1时，设定Result信号恒为1；当N大于1时，按位对比N个被测PCIExpress IP核的测试用输出端口TO，如果N个被测PCIExpress IP核的测试用输出端口TO存在不同，输出Result信号为0，否则，输出Result信号为1；测试机台ATE，往测试用输入管脚TDI中分两次先后输入不同的测试向量进行测试，如果两次测试中，N个测试用输出管脚TDO输出的数据符合预期，且对比模块输出Result信号为1，则认为测试通过。
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公开(公告)号：CN117789780A
公开(公告)日：2024-03-29
申请号：CN202311465910.2
申请日：2023-11-06
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
摘要： 一种片上大容量双端口同步存储器，包括端口控制器、时钟控制器、地址译码器、读写控制器、三个存储阵列、一个带时钟反馈的存储阵列。端口控制器接收两个端口的输入数据、地址、写使能等信号，将其转换为内部信号，将内部输出信号转换为两个端口输出数据；时钟控制器用于接收时钟，产生内部时钟；地址译码器用于将内部地址信号转换为字线驱动信号和读写控制信号；读写控制器用于接收读写控制信号，将内部输入信号写入存储阵列，或将存储阵列中的数据读出为内部输出信号；四个存储阵列用于存储数据，同时提供时钟反馈通路。本发明能够内部产生时序信号，实现两个端口同步读写，具有灵活、面积小、大容量等优点，可实现片上海量数据缓存等应用场景。
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公开(公告)号：CN115616389A
公开(公告)日：2023-01-17
申请号：CN202211177013.7
申请日：2022-09-26
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G01R31/3185
摘要： 一种基于扫描链的抗辐照FPGA中可编程逻辑块的测试方法。包括对可编程逻辑块中寄存器、LUT以及MUX的测试。对于寄存器的测试可以直接将其变成扫描寄存器，再通过扫描链进行测试。对于LUT的测试，测试输入利用外围互联线连接到外部IO，测试输出利用逻辑单元中的寄存器捕获串行移到片外。对于寄存器后MUX的测试，利用外部互连线将MUX的输出连接到LUT的输入端。利用测试点捕获输出并串行移到片外。本发明采用的插入扫描链的测试方法只会增加额外的引脚并没有改变原有的电路结构，可以同时对多个寄存器故障定位，在测试电路中使用抗单粒子翻转的加固触发器以及加固SRAM。更好的满足用户对产品连续不间断稳定运行的要求。
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