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公开(公告)号：CN117634380A
公开(公告)日：2024-03-01
申请号：CN202311523870.2
申请日：2023-11-15
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC: G06F30/34 , G06F30/347
Abstract: 本发明属于集成电路领域，具体涉及了一种基于半双工可扩展互连总线的多芯粒FPGA配置电路，旨在解决现有的扩大FPGA电路规模技术设计周期长，性能增幅有限的问题。本发明包括：n个FPGA芯粒，其中每个FPGA芯粒包括1个芯片配置控制电路和多个SHDI总线电路；n个芯粒包括1个主芯粒和n‑1个从芯粒；n个FPGA芯粒通过SHDI总线电路连接，并通过SHDI总线电路进行双向数据传输和双向信息传递；SHDI总线电路通过数据信号线DATA进行连接；SHDI总线电路将多个FPGA芯粒以单向菊花链的方式连接起来，构成JTAG菊花链电路；每个芯粒具有相同的配置控制电路。本发明可以快速实现FPGA资源的成倍增长。
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公开(公告)号：CN110931074A
公开(公告)日：2020-03-27
申请号：CN201911167032.X
申请日：2019-11-25
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
Abstract: 一种用于抗单粒子翻转存储器的可选位宽纠检错电路，包括纠检错编码模块和纠检错解码模块；纠检错编码模块能够对11～64位宽的输入数据进行校验码编码操作，生成用于对数据进行纠检错的8位校验码，和输入数据一起输出给纠检错解码模块；纠检错解码模块对数据信号进行解码校验，当数据信号中存在一位错误时输出一位错误提示以及错误位置，并对错误进行纠正，当数据信号中存在两位错误时输出两位错误提示。本发明能够使用较少电路面积，在不占用过多的数据位宽前提下实现对11～64位数据的校验和纠检错，配合耐多位单粒子翻转的存储器结构实现对存储器抗单粒子翻转指标的提升，并可根据用户需求选择启用纠错和检错功能或只启用其中之一，实现更好的灵活性。
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公开(公告)号：CN108712166A
公开(公告)日：2018-10-26
申请号：CN201810161906.X
申请日：2018-02-27
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/0185 , H03K19/0175
CPC classification number: H03K19/018507 , H03K19/017581
Abstract: 一种自适应电平转换电路，当高电压电源输出电压不低于设定阈值时，仅开启宽范围电平转换单元，当高电压电源输出电压低于设定阈值时，再开启加速电平转换单元，宽范围电平转换单元和加速电平转换单元分别控制输出驱动单元输出与输入数据A的逻辑对应的逻辑电压。通过使用宽范围电平转换单元与加速电平转换单元的结合来满足多种电源电压对电平转换电路的需求，通过使用电源电压比较器可以动态控制加速电平转换单元，来实现不同电源电压下自适应的电平转换能力。本发明与传统电平转换电路相比，能够提供更大的电源电压转换范围，同时在不同的电源电压环境下能够提供更高的转换速度。
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公开(公告)号：CN112600547B
公开(公告)日：2023-08-29
申请号：CN202011439450.2
申请日：2020-12-07
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/017 , H03K19/0185
Abstract: 一种宽范围输入输出接口电路，属于集成电路领域；作为输出接口的情况下，利用辅助电压产生单元(103)的开启与关闭，通过双模式电平转换单元，使输出驱动单元(101)中PMOS晶体管栅源电压等于内核工作电源电压；作为输入接口的情况下，利用辅助电压产生单元(103)的开启与关闭，通过耐压输入缓冲器单元(104)和耐压输入缓冲器单元(105)的开启与关闭，使耐压输入缓冲器单元(104)中PMOS晶体管栅源电压等于输入输出接口电源电压。
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公开(公告)号：CN112650139B
公开(公告)日：2022-08-02
申请号：CN202011459833.6
申请日：2020-12-11
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B19/05
Abstract: 一种面向DDR3存储协议的时钟控制器及控制方法，摒弃传统的时钟控制电路，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，结构包括数字延时锁相环、镜像对称延时链、格雷码相位选择器、格雷码相位插值器实现对时钟的精准控制、较低的相位误差和较少的锁定时间。本发明面向DDR3存储协议的时钟控制器可以实现DDR3时钟的64级TAP的精准延时，保证采样时钟延迟数据有效窗口的中心位置，提高高频时钟采样的稳定性和可靠性，时钟最高频率最高可达到800MHz。
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Patent Agency Ranking
公开(公告)号：CN113325744A
公开(公告)日：2021-08-31
申请号：CN202110450232.7
申请日：2021-04-25
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G05B19/042
Abstract: 一种面向DDR3存储协议的校准控制器，摒弃传统的时钟控制电路，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，结构包括数字延迟锁相环、镜像多相位延时链、多相位选择器、高精度相位插值器实现对时钟的精准控制、较低的相位误差和较少的锁定时间。本发明面向DDR3存储协议的校准控制器在最高频率800MHz条件下可以实现DDR3时钟的128级TAP的精准延时，最高延迟精度可达到9.77ps，保证采样时钟延迟数据有效窗口的中心位置，提高DDR3高频时钟采样的稳定性和可靠性。
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公开(公告)号：CN116450425A
公开(公告)日：2023-07-18
申请号：CN202211485634.1
申请日：2022-11-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G06F11/22
Abstract: 本发明提供了一种抗辐照FPGA内嵌PCIExpress IP核的测试电路和方法，电路包括：测试用输入端口TDI，连接至N个被测PCIExpress IP核的测试用输入端口TI；测试用输出管脚TDO，连接至其中一个被测PCIExpress IP核的测试用输出端口TO；所有的被测PCIExpress IP核的测试用输出端口TO都连接至对比模块；对比模块，当N为1时，设定Result信号恒为1；当N大于1时，按位对比N个被测PCIExpress IP核的测试用输出端口TO，如果N个被测PCIExpress IP核的测试用输出端口TO存在不同，输出Result信号为0，否则，输出Result信号为1；测试机台ATE，往测试用输入管脚TDI中分两次先后输入不同的测试向量进行测试，如果两次测试中，N个测试用输出管脚TDO输出的数据符合预期，且对比模块输出Result信号为1，则认为测试通过。
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公开(公告)号：CN108023587B
公开(公告)日：2022-01-11
申请号：CN201711083475.1
申请日：2017-11-07
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: H03K19/20
Abstract: 一种可编程配置逻辑块中的单粒子加固时钟控制电路及控制方法，摒弃传统的时钟控制电路，采用时序和LAT结构实现对行、列、数据信号的锁存和译码，并实现将使能信号与时钟信号同步，产生移位交叠时钟，控制数据的移位；在此基础上采用加固SRAM和加固RS触发器设计实现用户寄存器的抗单粒子加固功能，提高了时钟控制电路的抗单例子翻转的能力。本发明单粒子加固时钟控制电路电路中单粒子加固指标比传统寄存器提高3个数量级，使用户在使用可编程用户寄存器时具有更高的灵活性、更好的时序性能和极高的抗单粒子加固指标。
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公开(公告)号：CN111025133A
公开(公告)日：2020-04-17
申请号：CN201911019101.2
申请日：2019-10-24
Applicant: 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC: G01R31/317 , G01R31/3181
Abstract: 本发明涉及一种二阶Booth编码Wallace树乘法器电路的测试方法：S1、获取乘法器结构；S2、生成用于测试部分积产生电路的测试向量集合；S3、生成用于部分积压缩电路的测试向量集合：遍历部分积压缩电路中所有的压缩器单元的所有输入，得到部分积阵列输出的集合；根据乘法器拓扑结构，将部分积阵列输出的集合中的每个部分积阵列输出转换成乘法器的原始输入，从而得到用于测试部分积压缩电路的测试向量集合；S4、对比用于部分积产生电路和部分积压缩电路的测试向量，去除重复的测试向量，得到最终的测试向量集输入到乘法器中进行测试验证；S5、采用伪随机码测试方法，对最终求和电路部分的测试。本发明采用较少的测试向量，实现较高的测试覆盖率。
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公开(公告)号：CN117789780A
公开(公告)日：2024-03-29
申请号：CN202311465910.2
申请日：2023-11-06
Applicant: 北京微电子技术研究所 , 北京时代民芯科技有限公司
Abstract: 一种片上大容量双端口同步存储器，包括端口控制器、时钟控制器、地址译码器、读写控制器、三个存储阵列、一个带时钟反馈的存储阵列。端口控制器接收两个端口的输入数据、地址、写使能等信号，将其转换为内部信号，将内部输出信号转换为两个端口输出数据；时钟控制器用于接收时钟，产生内部时钟；地址译码器用于将内部地址信号转换为字线驱动信号和读写控制信号；读写控制器用于接收读写控制信号，将内部输入信号写入存储阵列，或将存储阵列中的数据读出为内部输出信号；四个存储阵列用于存储数据，同时提供时钟反馈通路。本发明能够内部产生时序信号，实现两个端口同步读写，具有灵活、面积小、大容量等优点，可实现片上海量数据缓存等应用场景。
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