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公开(公告)号：CN112600547B
公开(公告)日：2023-08-29
申请号：CN202011439450.2
申请日：2020-12-07
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： H03K19/017 , H03K19/0185
摘要： 一种宽范围输入输出接口电路，属于集成电路领域；作为输出接口的情况下，利用辅助电压产生单元(103)的开启与关闭，通过双模式电平转换单元，使输出驱动单元(101)中PMOS晶体管栅源电压等于内核工作电源电压；作为输入接口的情况下，利用辅助电压产生单元(103)的开启与关闭，通过耐压输入缓冲器单元(104)和耐压输入缓冲器单元(105)的开启与关闭，使耐压输入缓冲器单元(104)中PMOS晶体管栅源电压等于输入输出接口电源电压。
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公开(公告)号：CN112650139B
公开(公告)日：2022-08-02
申请号：CN202011459833.6
申请日：2020-12-11
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G05B19/05
摘要： 一种面向DDR3存储协议的时钟控制器及控制方法，摒弃传统的时钟控制电路，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，结构包括数字延时锁相环、镜像对称延时链、格雷码相位选择器、格雷码相位插值器实现对时钟的精准控制、较低的相位误差和较少的锁定时间。本发明面向DDR3存储协议的时钟控制器可以实现DDR3时钟的64级TAP的精准延时，保证采样时钟延迟数据有效窗口的中心位置，提高高频时钟采样的稳定性和可靠性，时钟最高频率最高可达到800MHz。
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公开(公告)号：CN113325744A
公开(公告)日：2021-08-31
申请号：CN202110450232.7
申请日：2021-04-25
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G05B19/042
摘要： 一种面向DDR3存储协议的校准控制器，摒弃传统的时钟控制电路，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，结构包括数字延迟锁相环、镜像多相位延时链、多相位选择器、高精度相位插值器实现对时钟的精准控制、较低的相位误差和较少的锁定时间。本发明面向DDR3存储协议的校准控制器在最高频率800MHz条件下可以实现DDR3时钟的128级TAP的精准延时，最高延迟精度可达到9.77ps，保证采样时钟延迟数据有效窗口的中心位置，提高DDR3高频时钟采样的稳定性和可靠性。
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公开(公告)号：CN118585485A
公开(公告)日：2024-09-03
申请号：CN202410613965.1
申请日：2024-05-17
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
摘要： 本发明提供了一种基于系统级封装的配置一体化FPGA电路，由可编程逻辑单元与配置存储器单元组成。采用系统级封装技术，将配置存储器单元与可编程逻辑单元的芯片集成在一片封装基板上，实现可编程逻辑单元的上电自配置功能，无需外置配置存储器。本发明所属的配置一体化FPGA电路，具有集成度高、体积小、使用便捷、通用性强等优点，满足当前武器装备的集成化、小型化要求。
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公开(公告)号：CN118197370A
公开(公告)日：2024-06-14
申请号：CN202410249797.2
申请日：2024-03-05
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC分类号： G11C5/14 , G11C11/417
摘要： 本发明公开了一种面向抗辐照SRAM型FPGA配置存储阵列供电的保护电路，包括保护电压产生电路和驱动电路。本发明利用保护电压与MOS管组成的支路为驱动电路提供额外的电流通路，在辐射条件下，当辐射电离效应导致器件产生表面缺陷，PMOS功率晶体管阈值电压升高时，供电保护电路能够保护SRAM供电电压，防止SRAM掉电损失数据。
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公开(公告)号：CN116450425A
公开(公告)日：2023-07-18
申请号：CN202211485634.1
申请日：2022-11-24
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/22
摘要： 本发明提供了一种抗辐照FPGA内嵌PCIExpress IP核的测试电路和方法，电路包括：测试用输入端口TDI，连接至N个被测PCIExpress IP核的测试用输入端口TI；测试用输出管脚TDO，连接至其中一个被测PCIExpress IP核的测试用输出端口TO；所有的被测PCIExpress IP核的测试用输出端口TO都连接至对比模块；对比模块，当N为1时，设定Result信号恒为1；当N大于1时，按位对比N个被测PCIExpress IP核的测试用输出端口TO，如果N个被测PCIExpress IP核的测试用输出端口TO存在不同，输出Result信号为0，否则，输出Result信号为1；测试机台ATE，往测试用输入管脚TDI中分两次先后输入不同的测试向量进行测试，如果两次测试中，N个测试用输出管脚TDO输出的数据符合预期，且对比模块输出Result信号为1，则认为测试通过。
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公开(公告)号：CN116260452A
公开(公告)日：2023-06-13
申请号：CN202211280876.7
申请日：2022-10-19
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
摘要： 一种基于相位插值的抗辐照Serdes收发器CDR电路，摒弃传统的完全基于PLL结构的CDR电路，采用数据和边沿双高速采样器、抗辐照CDR状态机、高精度相位插值器和基于LC振荡器的通用PLL实现对0.5～12.5Gbps高速数据和时钟进行恢复，实现CDR的强环路稳定性、抗单粒子辐照、较短的相位捕获时间、较高的线性度和较低的抖动。
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公开(公告)号：CN115616389A
公开(公告)日：2023-01-17
申请号：CN202211177013.7
申请日：2022-09-26
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G01R31/3185
摘要： 一种基于扫描链的抗辐照FPGA中可编程逻辑块的测试方法。包括对可编程逻辑块中寄存器、LUT以及MUX的测试。对于寄存器的测试可以直接将其变成扫描寄存器，再通过扫描链进行测试。对于LUT的测试，测试输入利用外围互联线连接到外部IO，测试输出利用逻辑单元中的寄存器捕获串行移到片外。对于寄存器后MUX的测试，利用外部互连线将MUX的输出连接到LUT的输入端。利用测试点捕获输出并串行移到片外。本发明采用的插入扫描链的测试方法只会增加额外的引脚并没有改变原有的电路结构，可以同时对多个寄存器故障定位，在测试电路中使用抗单粒子翻转的加固触发器以及加固SRAM。更好的满足用户对产品连续不间断稳定运行的要求。
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公开(公告)号：CN112650139A
公开(公告)日：2021-04-13
申请号：CN202011459833.6
申请日：2020-12-11
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G05B19/05
摘要： 一种面向DDR3存储协议的时钟控制器及控制方法，摒弃传统的时钟控制电路，采用负反馈结构减少时钟受工艺、温度、噪声引起的影响，结构包括数字延时锁相环、镜像对称延时链、格雷码相位选择器、格雷码相位插值器实现对时钟的精准控制、较低的相位误差和较少的锁定时间。本发明面向DDR3存储协议的时钟控制器可以实现DDR3时钟的64级TAP的精准延时，保证采样时钟延迟数据有效窗口的中心位置，提高高频时钟采样的稳定性和可靠性，时钟最高频率最高可达到800MHz。
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公开(公告)号：CN113886166A
公开(公告)日：2022-01-04
申请号：CN202111015082.3
申请日：2021-08-31
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/267 , G06F11/22
摘要： 本发明公开了一种用于可编程逻辑中可变位宽存储器的自动测试电路，包括地址数据产生器、位宽选择器和可变位宽比较器；地址数据产生器用于自动产生15位顺序可自动翻转地址信号和数据、写使能信号，并传输给位宽选择器；位宽选择器接收到来自地址数据产生器的信号后，根据位宽选择情况对接收到的信号进行转换，并将转换后的信号传输至每一个待测存储器；可变位宽比较器用于接收来自待测存储器的输出数据信号，根据选择的位宽对信号进行转换，并将转换后的信号进行比较，得到测试结果后输出结果。本发明能够使用较少的电路结构，实现对可编程逻辑内嵌存储器的自动全遍历测试，并可根据存储器宽度选择适合的位宽进行测试，具备较高的测试效率和灵活性。
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