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公开(公告)号：CN112596743B
公开(公告)日：2024-04-02
申请号：CN202011451796.4
申请日：2020-12-09
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F8/61
摘要： 本发明涉及基于JTAG接口的军用FPGA通用重构电路，该重构电路设计有4个输入管脚、4个输出管脚，可分别与FPGA、CPLD、PROM的管脚连接，接收上位机指令，通过JTAG接口对链路中的FPGA、CPLD、PROM进行回读IDCODE操作，确定器件型号，根据上位机指令，通过JTAG接口对选中器件进行擦除、编程、回读、校验，通过本发明中的重构电路，实现设计产品装机后现场变更系统中FPGA、CPLD设计程序的目的，有效减少产品的外部接口，延长调试线缆的距离，提高装机产品的现场调试效率。
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公开(公告)号：CN109358992A
公开(公告)日：2019-02-19
申请号：CN201811082056.0
申请日：2018-09-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/22
摘要： 一种基于部分可重配技术和排列算法的FPGA测试方法，包括如下步骤：步骤一、基于FPGA测试所需的配置文件，利用排列算法对FPGA测试所需的配置文件进行排序，获得排序后的FPGA测试所需的配置文件序列；步骤二、利用部分可重配文件序列产生算法处理步骤一中排序后的FPGA测试所需的配置文件序列，获得FPGA测试所需的部分可重配文件序列；步骤三、利用FPGA配置电路将步骤二中FPGA测试所需的部分可重配文件序列下载到被测FPGA中进行测试。该方法可以有效减少配置文件的大小，缩短FPGA的测试时间。
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公开(公告)号：CN118585485A
公开(公告)日：2024-09-03
申请号：CN202410613965.1
申请日：2024-05-17
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
摘要： 本发明提供了一种基于系统级封装的配置一体化FPGA电路，由可编程逻辑单元与配置存储器单元组成。采用系统级封装技术，将配置存储器单元与可编程逻辑单元的芯片集成在一片封装基板上，实现可编程逻辑单元的上电自配置功能，无需外置配置存储器。本发明所属的配置一体化FPGA电路，具有集成度高、体积小、使用便捷、通用性强等优点，满足当前武器装备的集成化、小型化要求。
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公开(公告)号：CN112597009B
公开(公告)日：2024-04-02
申请号：CN202011480339.8
申请日：2020-12-15
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/36
摘要： 本发明涉及一种基于覆盖率排序的FPGA内嵌PCI Express IP核量产测试优化方法，具体步骤如下：步骤1：产生FPGA内嵌PCI Express IP核测试需要的测试向量集；步骤2：使用测试向量节点覆盖率统计算法对测试向量集中的每个测试向量进行节点覆盖率测算；步骤3：由步骤2得到测试向量集中节点覆盖率最高的单测试向量；步骤4：使用测试向量集排序算法基于步骤3得到的单测试向量，对原测试向量集进行排序优化，完成对测试向量集的优化。通过以上步骤，在不降低测试覆盖率的前提下，采用基于覆盖率排序的量产测试优化方法完成对测试向量集的排序优化，可以有效提高测试向量集的测试效率，缩短配置测试时间，降低配置测试成本。
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公开(公告)号：CN118294787A
公开(公告)日：2024-07-05
申请号：CN202410193430.3
申请日：2024-02-21
申请人： 北京微电子技术研究所 , 北京时代民芯科技有限公司
IPC分类号： G01R31/319 , G01R31/3181
摘要： 本发明公开了一种基于高可靠可编程SOC的FPGA机械手自动测试系统及方法，高可靠可编程SOC上使用内部高性能处理器搭载Linux内核，使用DDR3作为系统缓存，在linux下使用QT构建GUI上位机，可编程端则作为主控部分对待测芯片进行测试控制。本发明利用高可靠可编程SOC集成上位机及主控，取代常见的PC+主控的分离式结构，在节省成本的同时可以实现一体化实现测试，此外通过机械手的配合，可以完成自动测试，在节省人工成本的同时，大幅度缩短测试时间。
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公开(公告)号：CN112596743A
公开(公告)日：2021-04-02
申请号：CN202011451796.4
申请日：2020-12-09
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F8/61
摘要： 本发明涉及基于JTAG接口的军用FPGA通用重构电路，该重构电路设计有4个输入管脚、4个输出管脚，可分别与FPGA、CPLD、PROM的管脚连接，接收上位机指令，通过JTAG接口对链路中的FPGA、CPLD、PROM进行回读IDCODE操作，确定器件型号，根据上位机指令，通过JTAG接口对选中器件进行擦除、编程、回读、校验，通过本发明中的重构电路，实现设计产品装机后现场变更系统中FPGA、CPLD设计程序的目的，有效减少产品的外部接口，延长调试线缆的距离，提高装机产品的现场调试效率。
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公开(公告)号：CN109583045A
公开(公告)日：2019-04-05
申请号：CN201811348793.0
申请日：2018-11-13
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F17/50
摘要： 一种基于向量转移概率的功耗估计方法，包括如下步骤：步骤一、根据RM逻辑电路，确定RM逻辑电路工艺分解后的电路形式，根据工艺分解后的电路形式和输入信号，计算分解后第一层逻辑门的向量转移概率；步骤二、计算RM逻辑电路的每一层与门的向量转移概率、开关活动率和输出结果，和，RM逻辑电路的多输入与门的动态功耗；步骤三、计算RM逻辑电路的多输入异或门的动态功耗；步骤四、根据步骤二中所述RM逻辑电路的多输入与门的动态功耗，和，步骤三中所述RM逻辑电路的多输入异或门的动态功耗，计算RM逻辑电路的总动态功耗。该方法可以有效提高RM逻辑电路动态功耗估计的准确性。
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公开(公告)号：CN109583045B
公开(公告)日：2023-04-18
申请号：CN201811348793.0
申请日：2018-11-13
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F30/327 , G06F119/06 , G06F111/08
摘要： 一种基于向量转移概率的功耗估计方法，包括如下步骤：步骤一、根据RM逻辑电路，确定RM逻辑电路工艺分解后的电路形式，根据工艺分解后的电路形式和输入信号，计算分解后第一层逻辑门的向量转移概率；步骤二、计算RM逻辑电路的每一层与门的向量转移概率、开关活动率和输出结果，和，RM逻辑电路的多输入与门的动态功耗；步骤三、计算RM逻辑电路的多输入异或门的动态功耗；步骤四、根据步骤二中所述RM逻辑电路的多输入与门的动态功耗，和，步骤三中所述RM逻辑电路的多输入异或门的动态功耗，计算RM逻辑电路的总动态功耗。该方法可以有效提高RM逻辑电路动态功耗估计的准确性。
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公开(公告)号：CN109358992B
公开(公告)日：2022-05-13
申请号：CN201811082056.0
申请日：2018-09-17
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/22
摘要： 一种基于部分可重配技术和排列算法的FPGA测试方法，包括如下步骤：步骤一、基于FPGA测试所需的配置文件，利用排列算法对FPGA测试所需的配置文件进行排序，获得排序后的FPGA测试所需的配置文件序列；步骤二、利用部分可重配文件序列产生算法处理步骤一中排序后的FPGA测试所需的配置文件序列，获得FPGA测试所需的部分可重配文件序列；步骤三、利用FPGA配置电路将步骤二中FPGA测试所需的部分可重配文件序列下载到被测FPGA中进行测试。该方法可以有效减少配置文件的大小，缩短FPGA的测试时间。
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公开(公告)号：CN111176911B
公开(公告)日：2023-08-08
申请号：CN201911129123.4
申请日：2019-11-18
申请人： 北京时代民芯科技有限公司 , 北京微电子技术研究所
IPC分类号： G06F11/22 , G06F11/273
摘要： 本发明涉及一种新型的大存储量高速FPGA辅助配置系统，所述的配置存储器模块中存储配置阶段主控FPGA模块的运行配置文件；配置存储器模块在每次系统上电时，将存储的运行配置文件发送至主控FPGA模块，主控FPGA模块完成配置；在烧写阶段，从上位机将烧写阶段配置文件发送至主控FPGA模块，主控FPGA模块完成烧写控制配置，所述上位机烧写模块将配置码流通过通信模块发送至主控FPGA模块，由主控FPGA模块将配置码流烧写至码流存储器，系统断电；在配置阶段，系统上电，待主控FPGA模块运行配置文件完成配置后，接收外部发送的配置指令，从码流存储器中获取对应的配置码流，并将获取的配置码流通过通信模块发送至待测FPGA，完成待测FPGA的配置。
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