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公开(公告)号：CN114333963A
公开(公告)日：2022-04-12
申请号：CN202111357654.6
申请日：2021-11-16
申请人： 北京智芯微电子科技有限公司 , 北京智芯半导体科技有限公司 , 国网信息通信产业集团有限公司
摘要： 本发明实施例提供一种用于验证非易失存储器控制电路的验证装置、系统及方法，属于集成电路技术领域。用于验证非易失存储器控制电路的验证装置基于FPGA芯片设计，且该验证装置包括通用读写接口模块和通用的非易失存储器的核心逻辑模块，所述通用读写接口基于预设的接口逻辑，将所述非易失存储器控制电路发送的操作指令发送至所述通用的非易失存储器的核心逻辑模块，以通过操作指令对所述非易失存储器控制电路进行模拟验证。在对于芯片数据逻辑验证的FPGA仿真系统中，对不同的非易失存储器控制电路进行验证时，不需要更换通用的非易失存储器的核心逻辑模块，仅需要重新设计通用读写接口模块的外围接口逻辑，可以支持全型号的非易失存储单元的仿真验证。
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公开(公告)号：CN114510216A
公开(公告)日：2022-05-17
申请号：CN202011454476.4
申请日：2020-12-10
申请人： 北京智芯微电子科技有限公司 , 北京智芯半导体科技有限公司 , 国网信息通信产业集团有限公司
摘要： 提供了一种存储数据的方法、装置和设备。该方法包括：获取蒙哥马利模乘运算的目标运算结果；若所述目标运算结果为真实运算结果，基于目标随机数将所述目标运算结果存放至第一存储器或第二存储器，所述目标随机数用于在所述第一存储器和所述第二存储器中选择用于存储所述目标运算结果的存储器，所述第一存储器不同于所述第二存储器。通过将真实运算结果根据目标随机数随机存储到第一存储器或第二存储器，可以使得真实运算结果的存储结果随机化，使得攻击者无法区分真实运算结果的存储位置，由此，不仅可以抵抗侧信道攻击，而且还可以抵抗电磁攻击，能够提升芯片的安全性。
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公开(公告)号：CN114510217A
公开(公告)日：2022-05-17
申请号：CN202011457275.X
申请日：2020-12-10
申请人： 北京智芯微电子科技有限公司 , 北京智芯半导体科技有限公司 , 国网信息通信产业集团有限公司
IPC分类号： G06F7/72
摘要： 提供了一种处理数据的方法、装置和设备，能够在保证性能的基础上降低芯片的功耗。该方法包括：获取待处理数据；将该待处理数据划分为均等分成s个块；利用Karatsuba算法，将该s个块中的第i个块的数据和该第i个块的数据相乘，以得到多个第一数据，0≤i≤s‑1；基于该第i个块的数据和该s个块中第j个块的数据，得到多个第二数据，i+1≤j≤s‑1；基于该多个第一数据和该多个第二数据，确定该待处理数据和该待处理数据的乘积；基于该待处理数据和该待处理数据的乘积，进行蒙哥马利模乘运算，以得到处理结果。通过平方算法和Karatsuba算法，能够在保证性能的基础上，减小芯片的功耗。
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公开(公告)号：CN114281594A
公开(公告)日：2022-04-05
申请号：CN202111392044.X
申请日：2021-11-23
申请人： 北京智芯微电子科技有限公司 , 北京智芯半导体科技有限公司 , 国网信息通信产业集团有限公司
摘要： 本发明公开了一种芯片的实时检测方法、装置及芯片、存储介质，所述方法包括：在接收到任一检测电路发送的报警信号时，分别采用第一校验算法和第二校验算法对所述报警信号进行校验运算，得到第一校验信号和第二校验信号，所述检测电路与所述芯片各模块对应设置；在所述第一校验信号和所述第二校验信号比对失败时，触发所述芯片进行复位操作或自毁操作；通过采用第一校验算法和第二校验算法对报警信号进行校验运算，并将不同的校验信号的状态进行比对，在状态不一致时确定报警信号被攻击，并将报警信号反馈至应用，具有可抵抗多点故障攻击的效果。
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公开(公告)号：CN118330305A
公开(公告)日：2024-07-12
申请号：CN202410304533.2
申请日：2024-03-18
申请人： 北京智芯半导体科技有限公司 , 北京智芯微电子科技有限公司
IPC分类号： G01R19/175 , G01R1/30 , G01R15/14 , G01R15/16 , G01R15/18
摘要： 本发明提供一种过零检测电路和一种芯片，属于电子技术领域，过零检测电路包括：第一比较器，用于将输入的交流电信号与第一预设电压进行比较，得到脉冲信号；信号耦合器件，用于将输入的所述脉冲信号的电压变化耦合到输出端；过零脉冲检测器件，用于检测出所述信号耦合器件的输出端输出的过零脉冲。本发明通过信号耦合器件将输入的脉冲信号的电压变化耦合到输出端，以便过零脉冲检测器件检测出所述信号耦合器件的输出端输出的过零脉冲。本发明实施例通过信号耦合器件实现了输出信号和交流电信号的隔离，并且本发明实施例不使用光耦进行隔离，不会因为光耦的光衰问题导致隔离功能失效。
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公开(公告)号：CN112130061B
公开(公告)日：2024-04-26
申请号：CN202011347884.X
申请日：2020-11-26
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
摘要： 本发明提供一种芯片同步测试装置及芯片同步测试方法，属于芯片测试领域。所述芯片同步测试装置包括：通讯测试电路，包括多个通讯线路端口，用于多个芯片的同步测试；高密连接器电路，用于所述通讯测试电路与待测芯片设备的连接；USB选择电路，用于根据待测芯片的通讯接口类型接通对应的芯片测试接口；所述USB选择电路包括一个用于区分不同通讯接口类型芯片测试通路的1:3协议芯片。本发明通过设置多种接口类型芯片测试电路，实现芯片测试类型多样性，每种类型的通讯测试线路均包括多个端口扩展芯片，将测试通路扩展为多个，实现多个芯片的同步测试。解决了现有技术无法同步测试多个芯片的问题。
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公开(公告)号：CN115514345A
公开(公告)日：2022-12-23
申请号：CN202211326658.2
申请日：2022-10-27
申请人： 北京智芯微电子科技有限公司
IPC分类号： H03K3/012
摘要： 本公开实施例公开了一种低功耗振荡器电路，该振荡器电路包括：电压参数生成模块、比较器、数字辅助模块、锁存器和振荡器，电压参数生成模块向比较器输出参考电压和实际电压；比较器基于实际电压与参考电压的比例关系生成并输出第一数字信号；数字辅助控制模块响应于实际电压等于参考电压，向电压参数生成模块和比较器发送用于指示关断第一指示信号，输出用于指示频率档位不变的第二指示信号，控制数字辅助模块关断；锁存器保存并持续输出第二指示信号；振荡器基于第二指示信号生成并输出第一时钟信号。通过设置数字辅助模块，在实际电压等于参考电压时，关闭部分器件，保证了振荡器的频率稳定，降低了振荡器电路的功耗。
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公开(公告)号：CN110364210B
公开(公告)日：2021-01-29
申请号：CN201910664971.9
申请日：2019-07-23
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网辽宁省电力有限公司电力科学研究院
摘要： 本发明公开了一种基于LUT结构的双轨预充电AND‑NAND单元，包括：单轨LBDL逻辑与门，其包括第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2和第一反相器I1；以及单轨LBDL逻辑与非门，其包括第四PMOS晶体管P4，第五PMOS晶体管P5、第三NMOS晶体管N3、第四NMOS晶体管N4，第五NMOS晶体管N5和第二反相器I2。本发明的双轨预充电AND‑NAND单元使用更少的晶体管，占用更少的版图面积，同时保证了优秀的抗DPA攻击能力。
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公开(公告)号：CN112130061A
公开(公告)日：2020-12-25
申请号：CN202011347884.X
申请日：2020-11-26
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
IPC分类号： G01R31/28
摘要： 本发明提供一种芯片同步测试装置及芯片同步测试方法，属于芯片测试领域。所述芯片同步测试装置包括：通讯测试电路，包括多个通讯线路端口，用于多个芯片的同步测试；高密连接器电路，用于所述通讯测试电路与待测芯片设备的连接；USB选择电路，用于根据待测芯片的通讯接口类型接通对应的芯片测试接口；所述USB选择电路包括一个用于区分不同通讯接口类型芯片测试通路的1:3协议芯片。本发明通过设置多种接口类型芯片测试电路，实现芯片测试类型多样性，每种类型的通讯测试线路均包括多个端口扩展芯片，将测试通路扩展为多个，实现多个芯片的同步测试。解决了现有技术无法同步测试多个芯片的问题。
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公开(公告)号：CN110364210A
公开(公告)日：2019-10-22
申请号：CN201910664971.9
申请日：2019-07-23
申请人： 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网辽宁省电力有限公司电力科学研究院
摘要： 本发明公开了一种基于LUT结构的双轨预充电AND-NAND单元，包括：单轨LBDL逻辑与门，其包括第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第一NMOS晶体管N1、第二NMOS晶体管N2和第一反相器I1；以及单轨LBDL逻辑与非门，其包括第四PMOS晶体管P4，第五PMOS晶体管P5、第三NMOS晶体管N3、第四NMOS晶体管N4，第五NMOS晶体管N5和第二反相器I2。本发明的双轨预充电AND-NAND单元使用更少的晶体管，占用更少的版图面积，同时保证了优秀的抗DPA攻击能力。
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