一种发光二极管及其制造方法
    2.
    发明公开

    公开(公告)号:CN114824010A

    公开(公告)日:2022-07-29

    申请号:CN202210470139.7

    申请日:2022-04-28

    摘要: 公开了一种发光二极管及其制造方法,发光二极管包括:外延层,所述外延层包括依次堆叠的第一半导体层、多量子阱层、电子阻挡层以及第二半导体层,所述第一半导体层和所述第二半导体层的掺杂类型彼此相反;多个通孔,位于所述第二半导体层中,贯穿所述第二半导体层并露出所述电子阻挡层的表面;刻蚀阻挡层,位于所述通孔暴露出的所述电子阻挡层的表面;金属纳米层,位于所述通孔中的刻蚀阻挡层的表面;其中,多个所述通孔的底部位于所述刻蚀阻挡层的表面或内部。本发明的发光二极管及其制造方法,在多量子阱层上形成拥有较高刻蚀选择比的电子阻挡层和第二半导体层,对外延层表面的粗糙度以及厚度均匀性的要求显著降低。

    垂直结构LED芯片的制造方法

    公开(公告)号:CN113594305B

    公开(公告)日:2023-01-31

    申请号:CN202110650877.5

    申请日:2021-06-11

    IPC分类号: H01L33/00

    摘要: 公开了一种垂直结构LED芯片的制造方法,包括在第一晶圆表面形成第一键合层,第一晶圆包括第一衬底以及外延层;在第二衬底表面形成第二键合层;在第一键合层和/或第二键合层表面上形成第三键合层;通过第一键合层、第二键合层及第三键合层将第一晶圆与第二衬底键合;将第一衬底剥离;第一键合层、第二键合层为高熔点金属层,第三键合层为低熔点金属层。在衬底转移过程中,通过第一键合层、第二键合层、第三键合层将外延层和第二衬底键合,第一键合层、第二键合层为高熔点金属层,第三键合层为低熔点金属层,在键合温度略高于第三键合层的熔点温度的环境下将外延层和第二衬底键合,以降低因材料晶格常数和热膨胀系统差异所导致的键合后翘曲问题。

    倒装LED芯片及其制备方法

    公开(公告)号:CN113284997A

    公开(公告)日:2021-08-20

    申请号:CN202110524308.6

    申请日:2021-05-13

    摘要: 本发明提供了一种倒装LED芯片及其制备方法,电极引出端包括种子金属层及电解金属层,利用种子金属层和电解反应即可制备出较厚的电解金属层,较厚的电解金属层可以保证倒装LED芯片的电极引出端与封装基板上的金属层充分互溶,弥补封装基板的凹凸不平,使倒装LED芯片的电极引出端与封装基板的金属层充分接触,增加二者之间的粘附性,达到均匀焊接的效果,进而可以增加倒装LED芯片的推力,降低了封装异常率,提升了器件的可靠性。

    一种LED芯片及其制备方法

    公开(公告)号:CN114464710B

    公开(公告)日:2023-08-08

    申请号:CN202111617709.2

    申请日:2021-12-27

    摘要: 公开了一种LED芯片及其制备方法,包括:外延层,所述外延层包括第一半导体层,位于所述第一半导体层上的多量子阱层和位于所述多量子阱层上的第二半导体层;位于所述第二半导体层上的全方向反射镜;与所述第一半导体层电连接的第一电极;以及与所述第二半导体层电连接的第二电极;所述全方向反射镜依次包括透明导电层、第一介质层、透明阻挡层以及金属反射层;其中,还包括第二介质层,所述第二介质层位于所述第一介质层和部分所述透明阻挡层上,所述第二介质层中具有开口,所述金属反射层位于所述第二介质层的开口内。本发明实施例的LED芯片及其制备方法,显著改善金属反射镜剥离和金属反射镜边缘翘起的问题,提高良率和可靠性。

    倒装LED芯片及其制备方法

    公开(公告)号:CN113644180B

    公开(公告)日:2023-01-06

    申请号:CN202110905650.0

    申请日:2021-08-05

    IPC分类号: H01L33/46 H01L33/00

    摘要: 本发明提供了一种倒装LED芯片及其制备方法,倒装LED芯片包括:衬底;位于衬底上的外延层,包括依次层叠的N型半导体层、有源层和P型半导体层,且外延层中具有裸露出N型半导体层的N型凹槽;位于P型半导体层上的金属反射层,具有若干金属层通孔,金属层通孔裸露出P型半导体层;位于金属反射层上的绝缘反射层,其填充金属层通孔,以及覆盖N型凹槽的侧壁,以使绝缘反射层与P型半导体层接触;位于绝缘反射层上的焊接金属层,其包括N型焊接金属层和P型焊接金属层。本发明通过在金属反射层上形成若干金属层通孔,使绝缘反射层与P型半导体层形成接触,增加了金属反射层与P型半导体层的接触能力。