公开(公告)号：CN114464664A

公开(公告)日：2022-05-10

申请号：CN202110400179.X

申请日：2021-04-14

申请人： 台湾积体电路制造股份有限公司

发明人： 辛格·古尔巴格 ,  蔡宗翰 ,  许世禄 ,  庄坤苍

IPC分类号： H01L29/06 ,  H01L23/538 ,  H01L29/78 ,  H01L21/764 ,  H01L21/768 ,  H01L21/336

摘要： 一种半导体装置与其制造方法，半导体装置可包括一源极，此源极位于一栅极的一第一侧上。半导体装置可包括一漏极，此漏极位于栅极的一第二侧上，其中栅极的第二侧相对于栅极的第一侧。半导体装置可包括位于源极上方的一第一触点。半导体装置可包括位于漏极上方的一第二触点。半导体装置可包括位于栅极上方的一气隙，其中栅极位于至少第一触点与第二触点之间。半导体装置可包括至少两个介电材料，位于气隙与第一触点之间的一区域以及气隙与第二触点之间的一区域的各者中。

公开(公告)号：CN113206041A

公开(公告)日：2021-08-03

申请号：CN202110061118.5

申请日：2021-01-18

申请人： 台湾积体电路制造股份有限公司

发明人： 辛格·古尔巴格 ,  王柏仁 ,  庄坤苍

IPC分类号： H01L21/8234 ,  H01L27/088

摘要： 一种形成半导体结构的方法和半导体结构。形成包括具有不同的厚度的多个基体区域的多个绝缘体上半导体(SOI)场效晶体管可经由选择性地减薄顶部半导体层的一区域且同时避免减薄顶部半导体层的一附加的区域。可使用氧化制程或蚀刻制程，以减薄顶部半导体层的此区域，并且可使用图案化的氧化阻障遮罩或蚀刻遮罩，以预防顶部半导体层的所述附加的部分的氧化或蚀刻。在选择性减薄制程步骤之前或之后可形成多个浅沟槽隔离结构。形成具有不同的耗尽区域配置的多个场效晶体管可使用顶部半导体层的多个图案化的部分的多种厚度。例如，可提供部分耗尽的SOI场效晶体管和完全耗尽的SOI场效晶体管。

公开(公告)号：CN113053883A

公开(公告)日：2021-06-29

申请号：CN202110172417.6

申请日：2021-02-08

申请人： 台湾积体电路制造股份有限公司

发明人： 辛格·古尔巴格 ,  刘冠良 ,  王柏仁 ,  庄坤苍 ,  陈信吉

IPC分类号： H01L27/088 ,  H01L21/8234

摘要： 一种集成电路的装置及其制造方法，集成电路的装置包括一硅基层、一氧化物基层、一第一顶硅层、一第二顶硅层、一第一半导体元件及一第二半导体元件。该氧化物基层形成于该硅基层上方。该第一顶硅层形成于该氧化物基层的一第一区域上方，且具有一第一厚度。该第二顶硅层形成于该氧化物基层的一第二区域上方，且具有小于该第一厚度的一第二厚度。该第一半导体元件形成于该第一顶硅层上方，且该第二半导体元件形成于该第二顶硅层上方。通过制造不同厚度顶硅层的能力，能够提供具有不同特性元件的单片基板，例如，同时具有完全空乏元件及部分空乏元件的单片基板。

公开(公告)号：CN110634791B

公开(公告)日：2022-04-19

申请号：CN201811544217.3

申请日：2018-12-17

申请人： 台湾积体电路制造股份有限公司

发明人： 古尔巴格·辛格 ,  陈信吉 ,  庄坤苍

IPC分类号： H01L21/764 ,  H01L21/8234 ,  H01L27/088

摘要： 本公开实施例描述了可以在浅沟槽隔离结构(STI)结构中形成气隙的制造方法。例如，方法包括图案化衬底上方的半导体层以形成半导体岛并且氧化半导体岛的侧壁表面以在侧壁表面上形成第一衬垫。此外，该方法包括在第一衬垫和衬底上方沉积第二衬垫，以及在半导体岛之间沉积第一介电层。去除第一介电层和第一衬垫之间的第二衬垫以在第一介电层和第一衬垫之间形成开口，并且在第一介电层上方沉积第二介电层以封闭开口并且在第一介电层和第一衬垫之间形成气隙，使得气隙沿着第一衬垫设置。本发明实施例涉及用于集成电路的浅沟槽隔离。

公开(公告)号：CN106952924B

公开(公告)日：2021-07-23

申请号：CN201610754564.3

申请日：2016-08-29

申请人： 台湾积体电路制造股份有限公司

发明人： 林玉珠 ,  廖宏哲 ,  庄坤苍 ,  许世禄

IPC分类号： H01L27/11521 ,  H01L29/423

摘要： 一种闪存单元结构包括半导体衬底、衬垫介电层、浮动栅极、控制栅极和阻挡层。在半导体衬底上设置衬垫介电层。在衬垫介电层上方设置浮动栅极，其中，浮动栅极具有与衬垫介电层相对的顶面，并且顶面包括在其上形成的至少一个凹槽。在浮动栅极的顶面上方设置控制栅极。在浮动栅极与控制栅极之间设置阻挡层。本发明的实施例还涉及具有高耦合比率的闪存器件。

公开(公告)号：CN109817564A

公开(公告)日：2019-05-28

申请号：CN201811220153.1

申请日：2018-10-19

申请人： 台湾积体电路制造股份有限公司

发明人： 古尔巴格·辛格 ,  蔡宗翰 ,  庄坤苍

IPC分类号： H01L21/762 ,  H01L21/764 ,  H01L21/8234

摘要： 本发明实施例涉及半导体结构，半导体结构包括具有顶面的衬底以及形成在衬底的顶面上的第一和第二器件。半导体结构也包括形成在衬底中以及第一和第二器件之间的深隔离结构。深隔离结构包括形成在顶面处并且具有顶部宽度的顶部部分以及具有大于顶部宽度的底部宽度的底面。本发明实施例涉及用于半导体器件中的噪声隔离的结构和方法。

公开(公告)号：CN114628489A

公开(公告)日：2022-06-14

申请号：CN202110394461.1

申请日：2021-04-13

申请人： 台湾积体电路制造股份有限公司

发明人： 古尔巴格·辛格 ,  庄坤苍

IPC分类号： H01L29/06 ,  H01L29/78

摘要： 本文揭示一种半导体结构，包括一基体总成及一半导体器件。该半导体器件是形成于该基体总成上，且包括一主体区、两个有源区及一对接主体。所述有源区设置于该主体区的两个相对侧，且两者皆具有一第一型传导性。该主体区及所述有源区共同占据该基体总成的一表面区。该对接主体具有不同于该第一型传导性的一第二型传导性，且位在该基体总成的该表面区上以允许该主体区经由该对接主体而被连结至所述有源区中的一者。

公开(公告)号：CN110649036B

公开(公告)日：2022-05-31

申请号：CN201910049742.6

申请日：2019-01-18

申请人： 台湾积体电路制造股份有限公司

发明人： 古尔巴格·辛格 ,  庄坤苍 ,  陈信吉

IPC分类号： H01L27/12 ,  H01L21/84

摘要： 本文公开了配置为表现出绝缘体上半导体(SOI)行为的块状半导体衬底，以及相应的制造方法。被配置为表现出SOI行为的示例性块状衬底包括限定块状衬底的沟道区域的第一隔离沟槽和限定包括沟道区域的有源区域的第二隔离沟槽。第一隔离沟槽包括第一隔离沟槽部分和设置在第一隔离沟槽部分上方的第二隔离沟槽部分。第一隔离材料填充第一隔离沟槽部分，并且外延材料填充第二隔离沟槽部分。外延材料设置在第一隔离材料上。第二隔离材料填充第二隔离沟槽。在第一隔离沟槽和沟道区域下面的块状衬底的一部分被配置为具有比块状衬底更高的电阻。本发明实施例涉及配置为表现绝缘体上半导体行为的块状半导体衬底。

公开(公告)号：CN113471197A

公开(公告)日：2021-10-01

申请号：CN202010968445.4

申请日：2020-09-15

申请人： 台湾积体电路制造股份有限公司

发明人： 辛格·葛贝夫 ,  王柏仁 ,  庄坤苍

IPC分类号： H01L27/088 ,  H01L21/8234

摘要： 本揭露提出一种金属氧化物半导体场效晶体管及其制造方法。晶体管装置在一或多个侧壁间隔物中包括一或多个气隙。一或多个气隙可相邻于装置的栅极，及/或位于该装置的源极区域或漏极区域之上。各种实施例可包括形成于一或多个侧壁间隔物中气隙的不同组合。各种实施例可包括形成在相邻于该装置的栅极及/或位于该装置的源极区域或漏极区域之上的气隙。气隙的形成可减少不必要的寄生电容及/或边缘电容。

公开(公告)号：CN109817564B

公开(公告)日：2021-08-06

申请号：CN201811220153.1

申请日：2018-10-19

申请人： 台湾积体电路制造股份有限公司

发明人： 古尔巴格·辛格 ,  蔡宗翰 ,  庄坤苍

IPC分类号： H01L21/762 ,  H01L21/764 ,  H01L21/8234

摘要： 本发明实施例涉及半导体结构，半导体结构包括具有顶面的衬底以及形成在衬底的顶面上的第一和第二器件。半导体结构也包括形成在衬底中以及第一和第二器件之间的深隔离结构。深隔离结构包括形成在顶面处并且具有顶部宽度的顶部部分以及具有大于顶部宽度的底部宽度的底面。本发明实施例涉及用于半导体器件中的噪声隔离的结构和方法。