公开(公告)号：CN114975422A

公开(公告)日：2022-08-30

申请号：CN202210038662.2

申请日：2022-01-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈维仁 ,  林钲祐 ,  庄惠中 ,  简永溱 ,  高章瑞 ,  陈皇宇 ,  王中兴

IPC: H01L27/02 ,  H01L27/118

Abstract: 一种集成电路装置、产生其布局图的方法与其制造方法。集成电路(IC)装置包括基板及位于基板上方的单元。单元包括至少一个主动区及在至少一个主动区上延伸的至少一个栅极区。单元进一步包括至少一个输入/输出(IO)图案，IO图案用以将至少一个主动区及至少一个栅极区中的一或多者电耦合至单元外侧的外部电路。至少一个IO图案倾斜地延伸至至少一个主动区及至少一个栅极区两者。

公开(公告)号：CN115528023A

公开(公告)日：2022-12-27

申请号：CN202211040512.1

申请日：2022-08-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林钲祐 ,  杨荣展 ,  庄惠中 ,  陈胜雄 ,  杨国男 ,  陈志良 ,  鲁立忠

IPC: H01L27/02 ,  H01L21/768 ,  H01L23/538

Abstract: 一种集成电路装置及其制造方法，集成电路装置包含彼此邻接且在基板上的第一及第二单元。第一单元包含沿着第一金属层中的多个轨道之中的第一轨道的第一输入/输出图案，多个轨道沿着第一轴伸长且沿着第二轴彼此间隔。第二单元包含沿着在第一金属层中的多个轨道之中的相应的不同轨道的多个导电图案，多个导电图案的每一者为第二单元的输入/输出图案或浮动导电图案。第一金属层还包含沿着第一轨道的第一连结图案且连接第一输入/输出图案及第二单元的第二输入/输出图案。第二输入/输出图案为第二单元的多个导电图案中的一者且沿着第一轨道。

公开(公告)号：CN117371380A

公开(公告)日：2024-01-09

申请号：CN202311032751.7

申请日：2023-08-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林钲祐 ,  吴家骏 ,  张瀚中 ,  陈志良

IPC: G06F30/392 ,  G06F30/394

Abstract: 本发明的实施例提供了集成电路设计方法、系统和计算机程序产品。一种系统包括处理器，该处理器被配置为执行生成多个不同的布局块；在多个布局块中选择与电路的平面图中的多个块相对应的布局块；根据平面图将所选的布局块组合成电路的布局；以及将电路的布局存储在单元库中或使用电路的布局来生成包含该电路的集成电路(IC)的布局。多个布局块中的每一个都满足预定的设计规则，并且包括与第一布局部件相关的多个不同的第一块选项中的至少一个，以及与不同于第一布局部件的第二布局部件相关的多个不同的第二块选项中的至少一个。

公开(公告)号：CN116264453A

公开(公告)日：2023-06-16

申请号：CN202310151797.4

申请日：2023-02-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林钲祐 ,  简永溱 ,  高嘉鸿 ,  高章瑞 ,  庄惠中

IPC: H03K5/134 ,  H03K5/156 ,  G06F30/32

Abstract: 一种集成电路(integrated circuit，IC)装置，包含一主闩锁电路，具有一第一时脉输入与一数据输出、一副闩锁电路，具有一第二时脉输入与一数据输入，电性耦接至该主闩锁电路的该数据输出、以及一时脉电路。该时脉电路通过一第一电连接电性耦接至该第一时脉输入，该第一电连接用以具有一第一时间延迟，该第一时间延迟介于该时脉线路与该第一时脉输入之间。该时脉电路通过一第二电连接电性耦接至该第二时脉输入，该第二电连接用以具有一第二时间延迟，该第二时间延迟介于该时脉电路与该第二时脉输入之间。该第一时间延迟长于该第二时间延迟。

公开(公告)号：CN115223939A

公开(公告)日：2022-10-21

申请号：CN202210705582.8

申请日：2022-06-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林钲祐 ,  范忆霖 ,  庄惠中 ,  陈胜雄 ,  高章瑞 ,  陈向东

IPC: H01L21/8238 ,  H01L27/092

Abstract: 半导体器件的单元区包括沿第一方向延伸的第一隔离伪栅极和第二隔离伪栅极。半导体器件还包括沿第一方向延伸且位于第一隔离伪栅极与第二隔离伪栅极之间的第一栅极。该半导体器件包括沿第一方向延伸的第二栅极，第二栅极相对于垂直于第一方向的第二方向位于第一隔离伪栅极与第二隔离伪栅极之间。该半导体器件还包括第一有源区和第二有源区。第一有源区沿第二方向在第一隔离伪栅极与第二隔离伪栅极之间延伸。第一有源区在第二方向上具有第一长度，并且第二有源区在第二方向上具有不同于第一长度的第二长度。本发明的实施例还提供了半导体器件和形成半导体器件的方法。