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公开(公告)号：CN107068670B
公开(公告)日：2020-04-10
申请号：CN201610823199.7
申请日：2016-09-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了一种单元布局、一种单元布局库以及合成方法。单元布局包括单元块和分接连接件。单元块具有引脚。该引脚设置在单元布局中的第N金属层。分接连接件设置在第(N+1)金属层和第(N+2)金属层并且堆叠在单元块的引脚的上方。分接连接件电连接至引脚并且形成单元块的引脚的等效分接点。N是大于或者等于1的正整数。
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公开(公告)号：CN103186692A
公开(公告)日：2013-07-03
申请号：CN201210562993.2
申请日：2012-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/50 , G06F17/5072 , G06F2217/78
Abstract: 本发明公开了一种用于创建双图案化兼容集成电路布局的方法。该方法允许图案被分配给不同掩模并且在光刻期间被缝合在一起。该方法还允许图案的部分在工艺之后被去除。本发明还公开了用于双图案化兼容标准单元设计的缝合和修整方法。
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公开(公告)号：CN102024750B
公开(公告)日：2013-06-12
申请号：CN201010279233.1
申请日：2010-09-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/77
CPC classification number: G06F17/5068 , H01L27/0207
Abstract: 在形成集成电路的方法中，设置包括第一智力特性件(IP)的芯片表征件的布局。生成与第一IP重叠且从第一IP的边缘伸出的切割线。切割线将芯片表征件划分为多个电路区域。多个电路区域相对于第一IP的位置向外偏移，以生成空间。第一IP被放大到该空间中以生成放大IP。然后进行直接缩小。
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公开(公告)号：CN118070743A
公开(公告)日：2024-05-24
申请号：CN202410032731.8
申请日：2024-01-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/394 , G06F30/398
Abstract: 一种方法包括构建与一组参考设计方案相关联的一组参考设计内容。所述方法亦包括确定使用者设计内容与取自所述一组参考设计内容的一参考设计内容之间的内容相似度。所述方法更包括：作为所述内容相似度达到预先确定的临限值的结果，执行由与所述参考设计内容相关联的一参考设计方案指定的设计流程。
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公开(公告)号：CN103970923A
公开(公告)日：2014-08-06
申请号：CN201310150925.X
申请日：2013-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明提供了执行设局布局的一种或更多种技术和系统。初始的设计布局与电器部件(诸如，标准单元)相关。该初始的设计布局包括第一图案(诸如，芯轴图案)和第二图案(诸如，被动填充图案)。生成用于初始设计布局的初始切割图案。响应与初始切割图案相关的设计规则违背识别而修改初始设计布局从而生成修改的初始设计布局。基于修改的初始设计布局生成更新的切割图案，但不导致设计规则违背。更新的切割图案被应用于更新的初始设计布局从而生成最终的设计布局。最终的设计布局被验证为自对准多重图案化(SAMP)兼容。本发明还提供了一种自对准多重图案化布局设计。
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Patent Agency Ranking
公开(公告)号：CN102148214B
公开(公告)日：2013-03-13
申请号：CN201010199294.7
申请日：2010-06-09
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5072 , H01L23/5286 , H01L27/0207 , H01L27/11807 , H01L2924/0002 , H01L2924/00
Abstract: 半导体芯片包括一行单元，其中，每个单元包括VDD线和VSS线。单元的所有VDD线连接为单条VDD线，单元的所有VSS线连接为单条VSS线。该行单元中没有具有偶数条G0路径的双图案化完整迹线，或者该行单元中没有具有奇数条G0路径的双图案化完整迹线。此外，还公开了一种用于服从双图案化的标准单元设计的方法。
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公开(公告)号：CN102479280A
公开(公告)日：2012-05-30
申请号：CN201110229041.4
申请日：2011-08-10
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5077 , G03F7/70433 , G03F7/70466
Abstract: 本发明提供了用于实现符合多重图样化的技术设计布局的方法和装置。一种示例性方法包括：设置具有布线轨迹的布线栅格；向布线轨迹的每一个指定至少两种颜色中的一种；向布线栅格应用具有多个特征的图样布局，其中，多个特征的每一个均对应于至少一个布线轨迹；以及应用特征分裂约束，以确定图样布局是否为符合多重图样化的布局。如果图样布局不是符合多重图样化的布局，则可以修改图样布局直到实现符合多重图样化的布局。如果图样布局是符合多重图样化的布局，则基于每个特征对应的至少一个布线轨迹的颜色对多个特征的每一个进行着色，从而形成着色图样布局，并利用着色图样布局的特征生成至少两个掩模。每个掩模都包括单种颜色的特征。
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公开(公告)号：CN105631085B
公开(公告)日：2019-04-26
申请号：CN201510489551.3
申请日：2015-08-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 一种方法包括接收目标图案，目标图案由主要图案、第一切割图案和第二切割图案限定，通过计算系统检查目标图案以遵守第一约束，第一约束与第一切割图案相关，通过计算系统检查目标图案以遵守第二约束，第二约束与第二切割图案相关，以及响应于确定在检查期间发现违犯第一约束或第二约束，通过计算系统修改图案。本发明的实施例还涉及集成电路设计的布局优化。
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公开(公告)号：CN105631085A
公开(公告)日：2016-06-01
申请号：CN201510489551.3
申请日：2015-08-11
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
Abstract: 一种方法包括接收目标图案，目标图案由主要图案、第一切割图案和第二切割图案限定，通过计算系统检查目标图案以遵守第一约束，第一约束与第一切割图案相关，通过计算系统检查目标图案以遵守第二约束，第二约束与第二切割图案相关，以及响应于确定在检查期间发现违犯第一约束或第二约束，通过计算系统修改图案。本发明的实施例还涉及集成电路设计的布局优化。
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公开(公告)号：CN103186692B
公开(公告)日：2016-05-04
申请号：CN201210562993.2
申请日：2012-12-21
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/50 , G06F17/5072 , G06F2217/78
Abstract: 本发明公开了一种用于创建双图案化兼容集成电路布局的方法。该方法允许图案被分配给不同掩模并且在光刻期间被缝合在一起。该方法还允许图案的部分在工艺之后被去除。本发明还公开了用于双图案化兼容标准单元设计的缝合和修整方法。
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