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公开(公告)号：CN109216145A
公开(公告)日：2019-01-15
申请号：CN201711320395.3
申请日：2017-12-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01J37/32
Abstract: 通过提供导热片于蚀刻腔体中的介环以及静电吸盘之间而改善了蚀刻均匀度。上述导热片提供了连续的被动热路径，以将热从介环以及晶片端缘散逸至静电吸盘。上述导热片有助于将接触或靠近晶片的各种元件的温度控制在较为一致的温度。由于温度可能会影响蚀刻速率(例如:蚀刻虚设栅极形成物上的硬掩模)，可得到更一致的蚀刻速率。上述导热片亦提供横跨整个晶片的蚀刻均匀度而并非仅限于端缘。可于蚀刻工艺中使用上述导热片以经由移除于虚设栅极电极上的硬掩模层进行栅极替换。
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公开(公告)号：CN108122982B
公开(公告)日：2022-12-02
申请号：CN201710696087.4
申请日：2017-08-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/768
Abstract: 提供一种鳍式场效晶体管装置及其形成方法，此方法包含形成第一介电层于晶体管之上，此方法也包含形成第二介电层于第一介电层之上，此方法更包含在第二介电层内形成第一开口，以露出晶体管的栅极电极的至少一部分，此方法还包含在第一介电层内形成第二开口，以露出晶体管的源极/漏极区的至少一部分，第二开口与第一开口相连，且第一开口在第二开口之前形成，此方法还包含在第一开口和第二开口内形成电连接器。
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公开(公告)号：CN114496918A
公开(公告)日：2022-05-13
申请号：CN202210072996.1
申请日：2022-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 形成集成电路结构的方法包括形成晶体管的源极/漏极区，在源极/漏极区上方形成第一层间电介质，以及在源极/漏极区上方形成下部源极/漏极接触插塞，并且下部源极/漏极接触插塞电耦合至源极/漏极区。下部源极/漏极接触插塞延伸至第一层间电介质中。方法还包括在第一层间电介质和下部源极/漏极接触插塞上方沉积蚀刻停止层，在蚀刻停止层上方沉积第二层间电介质；以及执行刻蚀工艺以蚀刻第二层间电介质、蚀刻停止层和第一层间电介质的上部来形成开口，并且下部源极/漏极接触插塞的顶表面和侧壁暴露至开口；以及在开口中形成上部接触插塞。本发明的实施例还涉及集成电路结构以及另一种一种集成电路结构。
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公开(公告)号：CN109326555A
公开(公告)日：2019-02-12
申请号：CN201810070057.7
申请日：2018-01-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本公开涉及触点插塞及其形成方法。一种示例方法包括：穿过电介质层来图案化开口；沿开口的侧壁和底面沉积粘合层；在开口中，在粘合层上方沉积第一掩膜层；将第一掩膜层回蚀得低于电介质层的顶面；以及在回蚀第一掩膜层后，将开口的上部加宽。在对开口的上部进行加宽的同时，第一掩膜层遮蔽开口的底部。该方法还包括：在将开口的上部加宽之后，移除第一掩膜层，并在移除第一掩膜层之后，通过在开口中在粘合层上方沉积导体材料来在开口中形成触点。
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公开(公告)号：CN113745217B
公开(公告)日：2025-01-07
申请号：CN202110931828.9
申请日：2021-08-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 半导体结构包括衬底、导电区、第一绝缘层、第二绝缘层、栅极结构、低k间隔件、栅极接触件和导电区接触件。该低k间隔件形成在该栅极结构的侧壁与该第一绝缘层之间。该栅极接触件接合在该栅极结构的顶面上。沿着该第二绝缘层的顶面，该栅极接触件的侧壁与该导电区接触件之间的邻近距离在约4nm至约7nm的范围内。还提供了用于制造半导体结构的方法。
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Patent Agency Ranking
公开(公告)号：CN109841564A
公开(公告)日：2019-06-04
申请号：CN201811241513.6
申请日：2018-10-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 提供半导体装置结构的形成方法，此方法包含形成第一层于第二层上方。此方法包含在第一层中形成第一凹口和第二凹口，第一凹口比第二凹口窄。此方法包含在第一凹口和第二凹口中形成第一覆盖层，在第一凹口中的第一覆盖层比在第二凹口中的第一覆盖层薄。此方法包含移除第一凹口中的第一覆盖层和覆盖第一底表面的第一覆盖层，以在第二凹口中的第一覆盖层中形成第一开口。此方法包含通过第一凹口和第一开口移除第一部分和第二部分。
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公开(公告)号：CN109786220A
公开(公告)日：2019-05-21
申请号：CN201811241511.7
申请日：2018-10-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/308
Abstract: 本发明实施例说明改善图案化于光刻胶上的结构于光刻后的关键尺寸一致性的方法。可形成层状物于一或多个印刷结构中，接着蚀刻层状物以改善所有结构的整体关键尺寸一致性。举例来说，方法包括将材料层置于基板上，并将光刻胶置于材料层上。图案化光刻胶以形成具有第一关键尺寸的第一结构，与具有第二关键尺寸的第二结构，且第二关键尺寸大于第一关键尺寸。此外，以一或多个沉积与蚀刻的循环形成层状物于第二结构中，以形成调整的第二关键尺寸，且调整的第二关键尺寸约略等于第一关键尺寸。
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公开(公告)号：CN107665858A
公开(公告)日：2018-02-06
申请号：CN201710464190.6
申请日：2017-06-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/336 , H01L23/538 , H01L29/78
CPC classification number: H01L29/66545 , H01L21/28123 , H01L21/32115 , H01L21/32137 , H01L21/76897 , H01L23/485 , H01L23/5283 , H01L29/165 , H01L29/41791 , H01L29/42376 , H01L29/665 , H01L29/66553 , H01L29/6656 , H01L29/66795 , H01L29/7851 , H01L23/5386 , H01L29/785 , H01L2029/7858
Abstract: 一种方法包括在半导体区域上方形成伪栅极堆叠件，在伪栅极堆叠件的侧壁上形成栅极间隔件，去除伪栅极堆叠件以形成开口，在开口中形成置换栅极堆叠件，使置换栅极堆叠件凹进以形成凹槽，用导电材料填充凹槽，并且实施平坦化以去除栅极间隔件上方的导电材料的过量部分。导电材料的剩余部分形成了栅极接触插塞。栅极接触插塞的顶部与第一栅极间隔件的顶部处于相同的层级。本发明的实施例还涉及集成电路器件及其形成方法。
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公开(公告)号：CN116682782A
公开(公告)日：2023-09-01
申请号：CN202310416143.X
申请日：2023-04-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/8234 , H01L23/538 , H01L27/088
Abstract: 一种半导体装置的形成方法，执行多次干式蚀刻操作以形成互连结构的开口，并且在干式蚀刻操作之间执行湿式清洁操作。这种多步骤蚀刻方法提高了去除残留材料的效率，从而提高互连结构的品质且降低蚀刻不足的可能性，这两者都提高了半导体装置良率和半导体装置性能。
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公开(公告)号：CN113809068A
公开(公告)日：2021-12-17
申请号：CN202110274808.9
申请日：2021-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06
Abstract: 一种制造一半导体装置的方法包括与以下操作有关的步骤：将一晶体管的源极及漏极阱形成于一半导体基板中；将该晶体管的一栅极电极形成于该半导体基板上；将一隔离结构形成于该半导体基板中，该隔离结构邻近于该晶体管；以及将一第一层间介电质(inter‑layer dielectric；ILD)材料沉积在该晶体管及该隔离结构上。该方法亦包括以下步骤：将一电容膜堆叠沉积在该第一ILD材料上，将该电容膜堆叠中的图案形成在该隔离结构上，及藉由蚀刻该电容膜堆叠的一导电材料形成一电容板。蚀刻该导电材料包括以相对于该电容膜堆叠中的其他材料的至少16的一选择比执行一液体蚀刻制程。
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