公开(公告)号：CN103915504A

公开(公告)日：2014-07-09

申请号：CN201410135438.0

申请日：2014-04-04

申请人： 唐棕

发明人： 李迪

IPC分类号： H01L29/78 ,  H01L29/10 ,  H01L21/336

CPC分类号： H01L29/785 ,  H01L29/1083 ,  H01L29/66795 ,  H01L29/7854

摘要： 本发明提供一种能够有效控制源漏区之间漏电流、提高栅极控制能力的鳍型半导体结构。所述鳍型半导体结构包括：具有下部衬底和鳍片部的鳍型衬底，形成在鳍片部上的源区和漏区，形成在所述源漏区之间横跨在鳍片部上的栅极结构，形成在所述鳍片部两侧且位于栅极结构下方的浅沟道隔离，以及形成在所述鳍片部中的隔离区。其中，隔离区可以基本位于源区下方；和/或基本位于漏区下方；和/或基本位于栅极结构下方。本发明还提出了一种形成这种半导体结构的方法。

公开(公告)号：CN105336782B

公开(公告)日：2020-09-29

申请号：CN201410392234.5

申请日：2014-08-11

申请人： 唐棕

发明人： 李迪

IPC分类号： H01L29/78 ,  H01L23/48 ,  H01L21/336 ,  H01L21/768

摘要： 本发明公开了一种半导体器件的制造方法。所述半导体器件包括：半导体衬底；位于半导体衬底上方的栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；位于栅叠层的侧面上的栅极侧墙；位于半导体衬底中的源区和漏区；以及分别与源区、漏区和栅极导体电连接的第一导电通道、第二导电通道和第三导电通道，其中所述第一导电通道和第二导电通道中的每个导电通道包括与栅极侧墙相邻的第一部分和位于栅极侧墙上方的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触。该半导体器件利用栅极侧墙将栅极导体与第一和第二导电通道的第一部分隔开，从而减少了栅极与源极和漏极之间短接的发生。此外，第一和第二导电通道的第一部分和第二部分可以采用不同的导电材料，从而可以减小互连电阻和/或改善导热能力。

公开(公告)号：CN104134698B

公开(公告)日：2020-03-10

申请号：CN201410403240.6

申请日：2014-08-15

申请人： 唐棕

发明人： 李迪

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 公开了一种FinFET及其制造方法。FinFET包括：半导体衬底；位于半导体衬底上的第一掺杂类型的穿通阻止层；位于穿通阻止层上的半导体鳍片；与半导体鳍片相交的栅叠层，栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中形成的第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，源区和漏区分别包括顶部和侧面；分别与源区和漏区相接触的源接触和漏接触，其中，源接触与源区的顶部表面接触以及源区的侧面的至少一部分隔开，漏接触与漏区的顶部表面接触以及漏区的侧面的至少一部分隔开。FinFET避免源/漏区和穿通阻止层之间的短接，提高FinFET的可靠性。

公开(公告)号：CN103915504B

公开(公告)日：2017-07-18

申请号：CN201410135438.0

申请日：2014-04-04

申请人： 唐棕

发明人： 李迪

IPC分类号： H01L29/78 ,  H01L29/10 ,  H01L21/336

摘要： 本发明提供一种能够有效控制源漏区之间漏电流、提高栅极控制能力的鳍型半导体结构。所述鳍型半导体结构包括：具有下部衬底和鳍片部的鳍型衬底，形成在鳍片部上的源区和漏区，形成在所述源漏区之间横跨在鳍片部上的栅极结构，形成在所述鳍片部两侧且位于栅极结构下方的浅沟道隔离，以及形成在所述鳍片部中的隔离区。其中，隔离区可以基本位于源区下方；和/或基本位于漏区下方；和/或基本位于栅极结构下方。本发明还提出了一种形成这种半导体结构的方法。

公开(公告)号：CN103904028A

公开(公告)日：2014-07-02

申请号：CN201310565657.8

申请日：2013-11-14

申请人： 唐棕

发明人： 李迪

IPC分类号： H01L21/8234 ,  H01L21/28 ,  H01L27/088 ,  H01L29/423

CPC分类号： H01L21/8238 ,  H01L27/092 ,  H01L29/42356

摘要： 本发明提供了一种半导体结构的制造方法，包括以下步骤：提供衬底；在衬底上分别形成NMOS和PMOS的伪栅堆叠及其侧墙、源/漏区和层间介质层；去除所述伪栅堆叠形成伪栅空位，暴露衬底上形成的栅极介质层或者在伪栅空位中的衬底上形成栅极介质层；在所述NMOS和PMOS结构上形成PMOS功函数调节层；在所述NMOS和PMOS结构上形成阻挡层；去除NMOS结构上的阻挡层；在所述NMOS和PMOS结构上形成NMOS功函数调节层；去除PMOS上的NMOS功函数调节层；在所述NMOS和PMOS结构上形成接触金属层。相应地，本发明还提供了一种半导体结构。本发明的PMOS栅极叠层中只有PMOS功函数调节层，使金属填充变得容易，同时也降低了PMOS的栅极电阻。

公开(公告)号：CN103904122B

公开(公告)日：2017-04-26

申请号：CN201410135448.4

申请日：2014-04-04

申请人： 唐棕

发明人： 李迪

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 本发明提供一种能够有效控制源漏区之间漏电流、提高栅极控制能力的鳍型半导体结构。所述鳍型半导体结构包括：具有下部衬底和鳍片部的鳍型衬底，形成在鳍片部上的源区和漏区，形成在所述源漏区之间横跨在鳍片部上的栅极结构，形成在所述鳍片部两侧且位于栅极结构下方的浅沟道隔离，以及形成在所述鳍片部中的隔离区。隔离区可以基本位于源区下方；和/或基本位于漏区下方；和/或基本位于栅极结构下方。本发明还提出了一种形成这种半导体结构的方法。

公开(公告)号：CN103594475B

公开(公告)日：2016-08-24

申请号：CN201310581642.0

申请日：2013-11-18

申请人： 唐棕

发明人： 李迪

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L27/11556 ,  H01L21/76879 ,  H01L27/11548 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/66666

摘要： 公开了一种半导体器件及其制造方法，其中所述半导体器件包括：第一区域，第一区域包括堆叠的多个器件单元，所述多个器件单元的相邻器件单元由层间绝缘层隔开，并且每一个器件单元包括相应的栅极导体；以及第二区域，第二区域与第一区域邻接，所述层间绝缘层和所述栅极导体从第一区域延伸至第二区域，第二区域包括分别将栅极导体与导线相连接的导电通道，其中，所述第二区域还包括用于支撑所述层间绝缘层和所述栅极导体的支撑柱。该支撑柱在制造工艺中为悬空层提供了机械支撑，并且在最终的器件中还用于支撑栅极导体，从而提高了半导体器件的良率和可靠性。

公开(公告)号：CN105336782A

公开(公告)日：2016-02-17

申请号：CN201410392234.5

申请日：2014-08-11

申请人： 唐棕

发明人： 李迪

IPC分类号： H01L29/78 ,  H01L23/48 ,  H01L21/336 ,  H01L21/768

摘要： 本发明公开了一种半导体器件及其制造方法。所述半导体器件包括：半导体衬底；位于半导体衬底上方的栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；位于栅叠层的侧面上的栅极侧墙；位于半导体衬底中的源区和漏区；以及分别与源区、漏区和栅极导体电连接的第一导电通道、第二导电通道和第三导电通道，其中所述第一导电通道和第二导电通道中的每个导电通道包括与栅极侧墙相邻的第一部分和位于栅极侧墙上方的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触。该半导体器件利用栅极侧墙将栅极导体与第一和第二导电通道的第一部分隔开，从而减少了栅极与源极和漏极之间短接的发生。此外，第一和第二导电通道的第一部分和第二部分可以采用不同的导电材料，从而可以减小互连电阻和/或改善导热能力。

公开(公告)号：CN103594475A

公开(公告)日：2014-02-19

申请号：CN201310581642.0

申请日：2013-11-18

申请人： 唐棕

发明人： 李迪

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L27/11556 ,  H01L21/76879 ,  H01L27/11548 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/66666

摘要： 公开了一种半导体器件及其制造方法，其中所述半导体器件包括：第一区域，第一区域包括堆叠的多个器件单元，所述多个器件单元的相邻器件单元由层间绝缘层隔开，并且每一个器件单元包括相应的栅极导体；以及第二区域，第二区域与第一区域邻接，所述层间绝缘层和所述栅极导体从第一区域延伸至第二区域，第二区域包括分别将栅极导体与导线相连接的导电通道，其中，所述第二区域还包括用于支撑所述层间绝缘层和所述栅极导体的支撑柱。该支撑柱在制造工艺中为悬空层提供了机械支撑，并且在最终的器件中还用于支撑栅极导体，从而提高了半导体器件的良率和可靠性。

公开(公告)号：CN104134698A

公开(公告)日：2014-11-05

申请号：CN201410403240.6

申请日：2014-08-15

申请人： 唐棕

发明人： 李迪

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 公开了一种FinFET及其制造方法。FinFET包括：半导体衬底；位于半导体衬底上的第一掺杂类型的穿通阻止层；位于穿通阻止层上的半导体鳍片；与半导体鳍片相交的栅叠层，栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中形成的第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，源区和漏区分别包括顶部和侧面；分别与源区和漏区相接触的源接触和漏接触，其中，源接触与源区的顶部表面接触以及源区的侧面的至少一部分隔开，漏接触与漏区的顶部表面接触以及漏区的侧面的至少一部分隔开。FinFET避免源/漏区和穿通阻止层之间的短接，提高FinFET的可靠性。