公开(公告)号：CN100565488C

公开(公告)日：2009-12-02

申请号：CN200710097344.9

申请日：2007-05-11

Applicant: 富士通微电子株式会社

Inventor： 宫本哲生 ,  渡部康弘

IPC: G06F13/362

CPC classification number: G06F13/364

Abstract: 本发明提供了一种仲裁器电路，包括优先级系数计算单元、优先级系数比较器和接受确定单元，以及优先级确定单元。优先级系数计算单元基于请求者作出的每个请求的优先级级别，为每个请求计算仲裁优先级系数。优先级系数比较器比较所述优先级系数计算单元为请求者计算的仲裁优先级系数。接受确定单元基于优先级系数比较器的比较结果来确定是否接受请求。当优先级系数计算单元计算的两个或更多个请求的仲裁优先级系数相等时，优先级确定单元确定接受请求的优先级顺序。

公开(公告)号：CN101206912B

公开(公告)日：2010-06-09

申请号：CN200710130542.0

申请日：2007-07-11

Applicant: 富士通微电子株式会社

Inventor： 池田仁史 ,  佐藤贵彦 ,  神田达哉 ,  内田敏也 ,  小林广之 ,  白川晓 ,  宫本哲生 ,  山本喜史 ,  大塚龙志 ,  高桥秀长 ,  栗田昌德 ,  镰田心之介 ,  佐藤绫子

IPC: G11C8/12 ,  G11C8/14 ,  G11C7/10

CPC classification number: G11C11/4087 ,  G09G5/393 ,  G09G5/395 ,  G11C8/12

Abstract: 本发明公开了一种存储器设备、存储器控制器和存储器系统。该存储器设备具有：多个存储体，每个存储体具有存储器单元阵列，所述存储器单元阵列具有分别由行地址选择的多个页区域，并且每个存储体由存储体地址选择；行控制器，所述行控制器响应于第一操作代码控制每个存储体内页区域的激活；以及一组数据输入/输出端子。每个被激活的页区域内的存储器单位区域是基于列地址访问的。行控制器响应于与第一命令一起提供的多存储体信息数据和提供的存储体地址生成用于多个存储体的存储体激活信号，并响应于提供的存储体地址和提供的行地址生成多个存储体中的每一个的行地址。这多个存储体响应于存储体激活信号和由行地址计算器生成的行地址激活页区域。