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公开(公告)号：CN101206912B
公开(公告)日：2010-06-09
申请号：CN200710130542.0
申请日：2007-07-11
Applicant: 富士通微电子株式会社
CPC classification number: G11C11/4087 , G09G5/393 , G09G5/395 , G11C8/12
Abstract: 本发明公开了一种存储器设备、存储器控制器和存储器系统。该存储器设备具有：多个存储体，每个存储体具有存储器单元阵列，所述存储器单元阵列具有分别由行地址选择的多个页区域，并且每个存储体由存储体地址选择；行控制器，所述行控制器响应于第一操作代码控制每个存储体内页区域的激活；以及一组数据输入/输出端子。每个被激活的页区域内的存储器单位区域是基于列地址访问的。行控制器响应于与第一命令一起提供的多存储体信息数据和提供的存储体地址生成用于多个存储体的存储体激活信号，并响应于提供的存储体地址和提供的行地址生成多个存储体中的每一个的行地址。这多个存储体响应于存储体激活信号和由行地址计算器生成的行地址激活页区域。
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公开(公告)号：CN100559508C
公开(公告)日：2009-11-11
申请号：CN200510115247.9
申请日：2005-11-11
Applicant: 富士通微电子株式会社
IPC: G11C29/00 , G11C11/409 , G11C7/00
CPC classification number: G11C29/02 , G11C11/401 , G11C29/025
Abstract: 本发明公开了一种半导体存储器器件。均衡电路响应于激活均衡控制信号将一对位线彼此连接，并将该对位线连接到预充电电压线。均衡控制电路响应于第一定时信号的激活，将均衡控制信号去激活。字线驱动电路响应于第二定时信号的激活而激活字线中的一条。定时控制电路的第一信号生成电路生成第一定时信号。定时控制电路的第二信号生成电路在均衡控制信号随第一定时信号的激活而被去激活之后，激活第二定时信号。第二信号生成电路的延迟控制电路相对于在正常模式中第二定时信号的激活定时，在测试模式中延迟第二定时信号的激活定时。
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公开(公告)号：CN100485807C
公开(公告)日：2009-05-06
申请号：CN03825255.4
申请日：2003-06-30
Applicant: 富士通微电子株式会社
IPC: G11C11/407
CPC classification number: G11C8/08 , G11C7/1018 , G11C7/1042 , G11C11/4076 , G11C11/408 , G11C11/4085
Abstract: 在连续模式中，字控制电路重叠地激活对应于起始行地址和下一行地址的字线。相应地，即使在起始地址表明连接到字线的末存储器单元的情形下，字线的切换操作也变得不必要。因此可以顺序方式访问连接到不同字线的存储器单元。即，访问半导体存储器设备的控制器可不中断数据地访问存储器。这可防止数据传输速率的降低。而且，也不必形成用于将字线正被切换的事实通知控制器的信号和控制电路，于是半导体存储器设备的结构和控制器的控制电路可被简化。这降低了系统成本。
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公开(公告)号：CN100456386C
公开(公告)日：2009-01-28
申请号：CN200510001766.2
申请日：2005-01-19
Applicant: 富士通微电子株式会社
Inventor： 池田仁史
IPC: G11C11/401 , G11C7/00
CPC classification number: G11C8/18 , G11C7/225 , G11C11/406 , G11C11/40615 , G11C11/4076 , G11C2207/2227 , G11C2211/4067
Abstract: 本发明提供了一种半导体存储器。锁存信号发生器与如下定时中的较晚的一个同步地生成锁存信号：通过将芯片使能信号延迟而获得的延迟芯片使能信号被激活的定时，和时钟信号的转变定时。锁存电路与锁存信号同步地锁存由信号输入缓冲器接收的输入信号。通过根据输入信号相对于时钟信号的建立时间改变生成锁存信号的定时，可以减少待机电流，并防止由输入信号的不正确锁存导致的半导体存储器的误操作。
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