公开(公告)号：CN100530440C

公开(公告)日：2009-08-19

申请号：CN200610142094.1

申请日：2002-05-22

Applicant: 富士通微电子株式会社

Inventor： 山崎雅文 ,  铃木孝章 ,  中村俊和 ,  江渡聪 ,  三代俊哉 ,  佐藤绫子 ,  米田隆之 ,  川村典子

IPC: G11C29/36

Abstract: 逻辑芯片和被此逻辑芯片存取的存储芯片安装在同一封装中。在第一测试方式下逻辑芯片的模式发生器运行以便为存储芯片产生内部测试模式。模式选择器在第一测试方式下选择从模式发生器输出的内部测试模式，在第二测试方式下选择通过测试终端提供的外部测试模式，并把所选择的测试模式输出到存储芯片。根据方式选择信号，使用在逻辑芯片中产生的内部测试模式(第一测试模式)或者从外部提供的外部测试模式(第二测试模式)，安装在封装中的存储芯片得到测试。

公开(公告)号：CN100555446C

公开(公告)日：2009-10-28

申请号：CN03157580.3

申请日：2003-09-24

Applicant: 富士通微电子株式会社

Inventor： 佐藤绫子 ,  松宫正人 ,  江渡聪

IPC: G11C11/401 ,  G11C5/06 ,  H01L27/108

CPC classification number: H01L27/0207 ,  H01L27/10811 ,  H01L27/10882 ,  H01L27/112 ,  H01L27/11253 ,  H01L27/1126

Abstract: 一种双单元型半导体存储器件，其中的芯片面积可以被减小。在用于将数据作为互补信息存储在至少一对存储单元中的双单元型半导体存储器件中，存储单元按照位线被设置的间隔布置在多个字线上。至少存储了互补信息并且代表多个各自连接到一对位线上的区域的一对存储单元形成一个双单元。

公开(公告)号：CN101206912B

公开(公告)日：2010-06-09

申请号：CN200710130542.0

申请日：2007-07-11

Applicant: 富士通微电子株式会社

Inventor： 池田仁史 ,  佐藤贵彦 ,  神田达哉 ,  内田敏也 ,  小林广之 ,  白川晓 ,  宫本哲生 ,  山本喜史 ,  大塚龙志 ,  高桥秀长 ,  栗田昌德 ,  镰田心之介 ,  佐藤绫子

IPC: G11C8/12 ,  G11C8/14 ,  G11C7/10

CPC classification number: G11C11/4087 ,  G09G5/393 ,  G09G5/395 ,  G11C8/12

Abstract: 本发明公开了一种存储器设备、存储器控制器和存储器系统。该存储器设备具有：多个存储体，每个存储体具有存储器单元阵列，所述存储器单元阵列具有分别由行地址选择的多个页区域，并且每个存储体由存储体地址选择；行控制器，所述行控制器响应于第一操作代码控制每个存储体内页区域的激活；以及一组数据输入/输出端子。每个被激活的页区域内的存储器单位区域是基于列地址访问的。行控制器响应于与第一命令一起提供的多存储体信息数据和提供的存储体地址生成用于多个存储体的存储体激活信号，并响应于提供的存储体地址和提供的行地址生成多个存储体中的每一个的行地址。这多个存储体响应于存储体激活信号和由行地址计算器生成的行地址激活页区域。