公开(公告)号：CN101150112B

公开(公告)日：2010-06-02

申请号：CN200710103309.3

申请日：2007-05-18

Applicant: 富士通微电子株式会社

Inventor： 酒井久弥 ,  清水纪嘉

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L21/76843 ,  H01L21/2855 ,  H01L21/76805 ,  H01L21/76814 ,  H01L23/5226 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件，包括：第一互连图案，嵌入第一绝缘膜中；第二绝缘膜，在该第一绝缘膜的上方覆盖该第一互连图案；互连槽，形成在该第二绝缘膜的上部；通孔，在该第二绝缘膜的下部从该互连槽向下延伸，该通孔暴露该第一互连图案；第二互连图案，填充该互连槽；插塞，在该通孔中从该第二互连图案向下延伸，并且与该第一互连图案接触；以及阻挡金属膜，形成在该第二互连图案与该互连槽之间，该阻挡金属膜连续地覆盖该插塞的表面，其中，该插塞具有穿过该第一互连图案的表面而侵入该第一互连图案的顶端部，该互连槽具有平坦的底面，以及该阻挡金属膜在该插塞的侧壁表面处的膜厚比在该插塞的顶端部处的膜厚大。

公开(公告)号：CN101043021B

公开(公告)日：2010-06-16

申请号：CN200610138989.8

申请日：2006-09-22

Applicant: 富士通微电子株式会社

Inventor： 押领司方生 ,  酒井久弥

IPC: H01L21/768 ,  H01L23/522

CPC classification number: H01L21/76808 ,  H01L21/2855 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/31144 ,  H01L21/32051 ,  H01L21/76804 ,  H01L21/76843 ,  H01L21/76865

Abstract: 在半导体衬底的中间层绝缘膜中形成导通孔，所述导通孔延伸至所述中间层绝缘膜的底面。填充物填充在所述导通孔中的下部空间。形成在俯视时与该导通孔连接的配线槽，所述配线槽沿厚度方向部分地延伸。所述配线槽是在所述中间层绝缘膜端部的蚀刻速率大于所述填充物的蚀刻速率的条件下，以所述填充物的上表面与所述配线槽的底面之间在形成该配线槽之后的高度差为所述导通孔的平面形状的最大尺寸的一半或者一半以下的方式形成的。该导通孔中的填充物被去除，所述导通孔和所述配线槽的内部用导电物填充。其中形成该配线槽之前该填充物的上表面低于形成该配线槽之前该中间层绝缘膜的上表面，而高于形成该配线槽之后该配线槽的底面。

公开(公告)号：CN101236918B

公开(公告)日：2010-06-30

申请号：CN200810009253.X

申请日：2008-01-31

Applicant: 富士通微电子株式会社

Inventor： 酒井久弥 ,  清水纪嘉

IPC: H01L21/768 ,  H01L23/522

CPC classification number: H01L21/76844 ,  H01L21/76805 ,  H01L21/76831 ,  H01L21/76855 ,  H01L21/76864 ,  H01L21/76865 ,  H01L21/76873

Abstract: 一种制造半导体装置的方法及半导体装置，所述方法包括下列步骤：在层间绝缘膜中形成到达底层布线的通孔和布线沟槽，其中所述层间绝缘膜形成在所述底层布线上；在通过所述通孔暴露的所述底层布线上、所述通孔的内壁上以及所述布线沟槽的内壁上形成扩散阻挡膜；在沉积在所述通孔的底部上的所述扩散阻挡膜被蚀刻的同时，在所述底层布线上以及形成在所述通孔的内壁上和所述布线沟槽的内壁上的所述扩散阻挡膜上形成籽晶层；以及在所述通孔内和所述布线沟槽内形成金属布线。

公开(公告)号：CN100592476C

公开(公告)日：2010-02-24

申请号：CN200580001136.3

申请日：2005-01-11

Applicant: 富士通微电子株式会社

Inventor： 酒井久弥 ,  清水纪嘉

IPC: H01L21/3205 ,  C23C14/34 ,  H01L21/28 ,  H01L21/285

CPC classification number: H01L21/76843 ,  H01L21/2855 ,  H01L21/7684 ,  H01L21/76865 ,  H01L21/76873

Abstract: 使用蚀刻阻止膜(104)以及硬掩模(105)在绝缘膜(103)上形成用于连接下层配线(101)和未图示的上层配线的导通孔(102)之后，通过本发明的一级的低功率偏压溅射法以覆盖导通孔(102)的内壁的方式在绝缘膜(103)上形成由Ta构成的基底膜(106)。在这里，从导通孔(102)的内壁面到整个绝缘膜(103)上得到很薄且均匀的膜厚的基底膜(106)。这样，能够通过比较简单的工序，使配线形成上的问题不产生，而在开口的内壁面、即从侧壁面到底面薄且均匀的形成基底膜，实现可靠性高的极微细的配线结构。