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公开(公告)号：CN115692265A
公开(公告)日：2023-02-03
申请号：CN202211360691.7
申请日：2022-11-02
摘要： 本发明公开了一种平坦化制程中改善直线缺陷的方法，其可减少晶圆表面直线形缺陷、水印或有机物残留，可提高加工效率，该方法基于平坦化机台实现，平坦化机台包括晶圆放置台、位于晶圆放置台一侧的干燥装置，晶圆放置台用于固定晶圆，干燥装置上开有至少两排平行分布的喷气孔，每排包含至少两个间隔分布的喷气孔，该方法包括：将晶圆放置于晶圆放置台，使喷气孔与晶圆的待干燥面对应，晶圆与干燥装置产生相对位移的过程中，通过干燥装置的喷气孔向晶圆的待干燥面喷射气体。
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公开(公告)号：CN115910930A
公开(公告)日：2023-04-04
申请号：CN202211630796.X
申请日：2022-12-19
IPC分类号： H01L21/8238 , H01L27/092
摘要： 本发明提供了一种半导体器件的制作方法及集成电路的制作方法，包括：提供RF‑SOI衬底；在RF‑SOI衬底上形成功能部件；在工艺温度为400‑500℃条件下，在功能部件背离RF‑SOI衬底一侧形成SAB层；在工艺温度范围为600‑700℃条件下进行热处理；在功能部件背离RF‑SOI衬底一侧、且未被SAB层覆盖的至少部分区域形成金属硅化物层。通过在工艺温度范围为600‑700℃条件下，对制备中的半导体器件进行热处理，能够消除RF‑SOI衬底出现的热施体缺陷，避免RF‑SOI衬底由于热施体缺陷而造成的半导体类型反转、硅电阻降低等问题的出现，保证采用RF‑SOI衬底制备的半导体器件及集成电路的性能高。
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公开(公告)号：CN115440583A
公开(公告)日：2022-12-06
申请号：CN202211310053.4
申请日：2022-10-25
IPC分类号： H01L21/311 , H01L21/768
摘要： 本发明涉及半导体技术领域,公开了芯片金属互连线的制作方法及氧化层去除方法，在实际使用时，本发明通过在一个物理气相沉积腔体内完成前层金属线表面的氧化层去除和后续的沉积工艺制作，不用额外增加一个预清洁蚀刻腔体来蚀刻掉氧化层，减少了芯片金属互联线制作时所需要的腔体数量和维护成本，而且由于不用因去除前层金属线表面的氧化层将芯片在腔体之间周转，增加了芯片产出。
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公开(公告)号：CN114078884A
公开(公告)日：2022-02-22
申请号：CN202210057637.9
申请日：2022-01-19
IPC分类号： H01L27/12 , H01L23/552 , H01L21/762
摘要： 本发明涉及半导体技术领域,公开了一种半导体器件及其制造方法，包括第一衬底和第二衬底，第一衬底用于制作RF器件，第二衬底的上表面设有氧化层，第二衬底在氧化层的下方设有离子层，第一衬底与氧化层键合，在实际使用时本发明的半导体器件由于氧化层下方的离子形成了大量的悬空键，当第二衬底与第一衬底键合后，由于悬空键的存在，离子层具有了富陷阱层类似的功能，离子层中的悬空键可以减少第二衬底中的电子在高频环境中的运动，进而避免产生杂讯电流，改善射频杂讯问题。
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公开(公告)号：CN113206010B
公开(公告)日：2023-10-24
申请号：CN202110486421.X
申请日：2021-04-30
IPC分类号： H01L21/28 , H10B41/35 , H01L29/423 , H01L29/66 , H01L29/788
摘要： 本发明公开了一种半导体器件及其制作方法，所述制作方法包括：提供一半导体衬底，所述半导体衬底的第一表面具有第一区域、第二区域和第三区域；在所述第三区域形成浮栅和控制栅；在所述第一表面内形成源极和漏极；形成第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；形成第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。本方案可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。
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公开(公告)号：CN112928016A
公开(公告)日：2021-06-08
申请号：CN202110133828.4
申请日：2021-02-01
IPC分类号： H01L21/02 , H01L21/324
摘要： 本发明属于集成电路制造技术领域，尤其涉及晶圆的快速退火工艺。本发明提供的用于晶圆的快速退火工艺，在基础中快速退火工艺中的快速升温步骤前对硅片进行固相外延处理。重参杂离子造成晶格损伤，在离子布植接面形成非晶与单晶的界面，通过中低温短时间回火，界面下方的单晶体可作为非晶层再结晶的籽晶而完成固相外延流程，砷造成的晶格损伤会随着结晶大幅修复，同时因为此过程温度不会太高且时间相对较短，因此并不会影响其他轻参杂离子的扩散而造成接面变深。因此，本发明提供的工艺无需额外制程，成本投入，在已有工艺制程中引入新的方案，既能实现对重参杂离子造成的高晶格损坏修复，同时能兼顾保证所有离子高活化率以及形成浅接面。
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公开(公告)号：CN114078884B
公开(公告)日：2022-04-22
申请号：CN202210057637.9
申请日：2022-01-19
IPC分类号： H01L27/12 , H01L23/552 , H01L21/762
摘要： 本发明涉及半导体技术领域,公开了一种半导体器件的制造方法，包括第一衬底和第二衬底，第一衬底用于制作RF器件，第二衬底的上表面设有氧化层，第二衬底在氧化层的下方设有离子层，第一衬底与氧化层键合，在实际使用时本发明的半导体器件由于氧化层下方的离子形成了大量的悬空键，当第二衬底与第一衬底键合后，由于悬空键的存在，离子层具有了富陷阱层类似的功能，离子层中的悬空键可以减少第二衬底中的电子在高频环境中的运动，进而避免产生杂讯电流，改善射频杂讯问题。
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公开(公告)号：CN113707548A
公开(公告)日：2021-11-26
申请号：CN202110774786.2
申请日：2021-07-08
IPC分类号： H01L21/28 , H01L21/324
摘要： 本发明涉及半导体集成电路技术领域，特别涉及栅氧化层及其制备方法和半导体器件。所述栅氧化层的制备方法包括以下步骤：获取半导体衬底，所述半导体衬底上具有浅沟槽隔离结构，所述浅沟槽隔离结构隔离出有源区，酸洗；对半导体衬底进行氢气退火处理；采用热氧化方法于氢气退火处理后的半导体衬底上形成栅氧化层。所述栅氧化层的制备方法，能够改善有源区与浅沟槽隔离结构交界转角处栅氧化层偏薄的问题，有利于形成厚度均匀的栅氧化层，进而改善器件提前打开和高漏电的问题。
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公开(公告)号：CN113206010A
公开(公告)日：2021-08-03
申请号：CN202110486421.X
申请日：2021-04-30
申请人： 广东省大湾区集成电路与系统应用研究院
IPC分类号： H01L21/28 , H01L27/11524 , H01L29/423 , H01L29/66 , H01L29/788
摘要： 本发明公开了一种半导体器件及其制作方法，所述制作方法包括：提供一半导体衬底，所述半导体衬底的第一表面具有第一区域、第二区域和第三区域；在所述第三区域形成浮栅和控制栅；在所述第一表面内形成源极和漏极；形成第一氧化层，所述第一氧化层覆盖所述第一区域和所述第二区域；形成第二氧化层，所述第二氧化层覆盖所述控制栅的侧壁和所述浮栅的侧壁；其中，在形成所述第一氧化层前，至少对所述第一区域进行非晶化离子注入，将所述第一区域非晶化，以使得所述第一氧化层的厚度大于所述第二氧化层的厚度。本方案可以实现在同一道工艺下在侧壁以及正面生成不同厚度的氧化膜，同时可以提高半导体器件的击穿电压，提高器件性能。
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公开(公告)号：CN114388270A
公开(公告)日：2022-04-22
申请号：CN202210031920.4
申请日：2022-01-12
摘要： 本发明涉及MIM电容技术领域,公开了一种高平坦度的下极板的MIM电容及其制造方法，在本发明的制造方法中，通过将TEOS与氧气反应后生成的二氧化硅沉积在衬底上，能够为第一金属层提供一个优质的PVD淀积生长起始层，从而使生成的第一金属层更加匀质、稳定；在本发明的方法中，通过物理气相方法生长第一金属层即第一铝层、第三金属层即钛层和下盖板层后，然后使用化学气相沉积生长电介质层，在该化学气相沉积工艺中铝层和钛层的接触面会反应生成铝钛合金，该铝钛合金会抑制铝层的原子向上迁移，进而避免铝层出现鼓包的现象。
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