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公开(公告)号：CN119586341A
公开(公告)日：2025-03-07
申请号：CN202180104986.5
申请日：2021-12-15
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体股份有限公司 , 意法半导体(鲁塞)公司
Abstract: 本公开涉及一种存储器单元(1)和一种擦除存储器单元(1)的方法。存储器单元包括第一导电类型的掺杂阱(100)和晶体管(T)。晶体管(T)包括与第一导电类型相反的第二导电类型的掺杂的第一区域(106)，第一掺杂区域在掺杂阱(100)中延伸；在掺杂阱(100)中延伸的第二导电类型的掩埋掺杂沟道(118)；以及在掩埋掺杂沟道(118)上方位于掺杂阱(100)上的栅极堆叠(108)。栅极堆叠(108)包括适于俘获电荷的第一层(110)、位于第一层上的第二绝缘层(112)和位于第二层上的第三导电层(114)。
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公开(公告)号：CN111611627B
公开(公告)日：2025-02-11
申请号：CN202010108632.5
申请日：2020-02-21
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
Abstract: 本文描述了具有晶体管的物理不可克隆功能的器件及制造方法。根据一个实施例，一种物理不可克隆功能器件包括晶体管对集合，晶体管对集合中的晶体管具有属于共同随机分布的经随机分布的有效阈值电压；差分读取电路，被配置为测量晶体管对集合中的晶体管对的晶体管的有效阈值电压之间的阈值差，并且将其中所测量的阈值差小于裕度值的晶体管对标识为不可靠的晶体管对；以及写入电路，被配置为将不可靠的晶体管对的晶体管的有效阈值电压移位到共同随机分布内。
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公开(公告)号：CN110085273B
公开(公告)日：2023-08-25
申请号：CN201910073190.2
申请日：2019-01-25
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
Abstract: 本公开的实施例涉及用于编程分裂栅极存储器单元的方法和对应的存储器器件。一种分裂栅极存储器单元包括状态晶体管和选择晶体管，状态晶体管拥有控制栅极和浮置栅极，选择晶体管拥有选择栅极。分裂栅极存储器单元通过在编程持续时间期间向控制栅极施加第一电压、向状态晶体管的漏极施加第二电压、以及向选择晶体管的选择栅极施加第三电压来被编程。第三电压在编程持续时间期间在第一值和第二值之间转换，该第二值大于第一值。
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公开(公告)号：CN116437665A
公开(公告)日：2023-07-14
申请号：CN202310448658.8
申请日：2018-08-27
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
Abstract: 本公开的实施例涉及具有垂直结构电容元件的集成电路及其制造方法。电容元件包括从第一侧垂直延伸到阱中的沟槽。沟槽填充有包覆有绝缘包层的导电中心部分。电容元件还包括：第一导电层，覆盖位于第一侧上的第一绝缘层；以及第二导电层，覆盖位于第一导电层上的第二绝缘层。导电中心部分和第一导电层电连接以形成电容元件的第一电极。第二导电层和阱电连接以形成电容元件的第二电极。绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。
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公开(公告)号：CN112420609A
公开(公告)日：2021-02-26
申请号：CN202010843230.X
申请日：2020-08-20
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
Abstract: 在此公开了共集成的垂直构造的电容性元件以及制造过程。在半导体衬底中形成第一阱和第二阱。分别在第一和第二阱中的第一和第二沟槽各自垂直延伸并且包括由第一绝缘层绝缘的中心导体。在半导体衬底的顶表面上形成第二绝缘层。选择性地减薄第二沟槽之上的第二绝缘层。多晶硅层被沉积在第二绝缘层上，并且然后被光刻图案化以形成：第一阱之上的第一多晶硅部分，其电连接到第一沟槽的中心导体以形成第一电容器板，第二电容器板由第一阱形成；以及第二阱之上的第二多晶硅部分，其形成存储器单元的浮置栅极晶体管的浮置栅极电极，存储器单元具有存取晶体管，存取晶体管的控制栅极由第二沟槽的中心导体形成。
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Patent Agency Ranking
公开(公告)号：CN111611627A
公开(公告)日：2020-09-01
申请号：CN202010108632.5
申请日：2020-02-21
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
Abstract: 本文描述了具有晶体管的物理不可克隆功能的器件及制造方法。根据一个实施例，一种物理不可克隆功能器件包括晶体管对集合，晶体管对集合中的晶体管具有属于共同随机分布的经随机分布的有效阈值电压；差分读取电路，被配置为测量晶体管对集合中的晶体管对的晶体管的有效阈值电压之间的阈值差，并且将其中所测量的阈值差小于裕度值的晶体管对标识为不可靠的晶体管对；以及写入电路，被配置为将不可靠的晶体管对的晶体管的有效阈值电压移位到共同随机分布内。
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公开(公告)号：CN109427796B
公开(公告)日：2023-05-12
申请号：CN201810981962.8
申请日：2018-08-27
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
Abstract: 本公开的实施例涉及具有垂直结构电容元件的集成电路及其制造方法。电容元件包括从第一侧垂直延伸到阱中的沟槽。沟槽填充有包覆有绝缘包层的导电中心部分。电容元件还包括：第一导电层，覆盖位于第一侧上的第一绝缘层；以及第二导电层，覆盖位于第一导电层上的第二绝缘层。导电中心部分和第一导电层电连接以形成电容元件的第一电极。第二导电层和阱电连接以形成电容元件的第二电极。绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。
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公开(公告)号：CN109427796A
公开(公告)日：2019-03-05
申请号：CN201810981962.8
申请日：2018-08-27
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
IPC: H01L27/11521 , H01L23/64
Abstract: 本公开的实施例涉及具有垂直结构电容元件的集成电路及其制造方法。电容元件包括从第一侧垂直延伸到阱中的沟槽。沟槽填充有包覆有绝缘包层的导电中心部分。电容元件还包括：第一导电层，覆盖位于第一侧上的第一绝缘层；以及第二导电层，覆盖位于第一导电层上的第二绝缘层。导电中心部分和第一导电层电连接以形成电容元件的第一电极。第二导电层和阱电连接以形成电容元件的第二电极。绝缘包层、第一绝缘层和第二绝缘层形成电容元件的介电区域。
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公开(公告)号：CN108511422A
公开(公告)日：2018-09-07
申请号：CN201710772702.5
申请日：2017-08-31
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
Abstract: 本申请涉及具有改进的电阻区域的集成电路。集成电路包括具有电隔离的半导体阱的半导体衬底。上部沟槽隔离件从半导体阱的正面延伸到距离阱的底部一定距离的深度。两个附加隔离区域与半导体阱电绝缘，并且沿第一方向在半导体阱的内部延伸，并且从半导体阱的正面垂直延伸到半导体阱的底部。至少一个经包围的电阻区域由两个附加隔离区、上部沟槽隔离件和半导体阱的底部来界定。电接触件被电耦合到经包围的电阻区域。
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公开(公告)号：CN110085273A
公开(公告)日：2019-08-02
申请号：CN201910073190.2
申请日：2019-01-25
Applicant: 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
Abstract: 本公开的实施例涉及用于编程分裂栅极存储器单元的方法和对应的存储器器件。一种分裂栅极存储器单元包括状态晶体管和选择晶体管，状态晶体管拥有控制栅极和浮置栅极，选择晶体管拥有选择栅极。分裂栅极存储器单元通过在编程持续时间期间向控制栅极施加第一电压、向状态晶体管的漏极施加第二电压、以及向选择晶体管的选择栅极施加第三电压来被编程。第三电压在编程持续时间期间在第一值和第二值之间转换，该第二值大于第一值。
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