公开(公告)号：CN106298786A

公开(公告)日：2017-01-04

申请号：CN201510317842.4

申请日：2015-06-11

申请人： 旺宏电子股份有限公司

发明人： 叶腾豪 ,  胡志玮 ,  林立颖

IPC分类号： H01L27/115 ,  G11C16/10

摘要： 一种集成电路包括含有记忆晶体管的立体NAND存储器阵列、多条位线，不同的位线耦接至立体NAND存储器阵列的不同部位，以及位于半导体叠层中的多个晶体管对。半导体叠层中的不同层包括多个晶体管对中的不同的晶体管对。每一个晶体管对包含第一晶体管和第二晶体管。其中，第一晶体管包括第一和第三源极/漏极端点；第二晶体管包括第二和第三源极/漏极端点。第一源极/漏极端点电性耦接至一擦除电压线。第二源极/漏极端点电性耦接至多条写入/读取电压线中相对应的一条。第三源极/漏极端点电性耦接至多条位线中相对应的一条。

公开(公告)号：CN112530495B

公开(公告)日：2024-02-09

申请号：CN201910916453.1

申请日：2019-09-26

申请人： 旺宏电子股份有限公司

发明人： 叶腾豪 ,  吕函庭 ,  林立颖

IPC分类号： G11C16/10 ,  G11C16/14 ,  G11C16/24

摘要： 本发明公开了一种与式闪存存储器，该与式闪存存储器包括存储单元阵列、多个页缓冲器以及多个电压偏移电路。存储单元阵列耦接多条位线以及源极线。页缓冲器分别通过多个开关以耦接至位线，并分别提供多个控制信号。其中，控制信号在第一电压与参考电压之间转态。电压偏移电路分别接收控制信号并偏移控制信号的电压值以产生多个驱动信号，并分别提供驱动信号至位线。其中，驱动信号在第二电压与参考电压之间转态，第二电压大于第一电压。

公开(公告)号：CN105321542A

公开(公告)日：2016-02-10

申请号：CN201410798382.7

申请日：2014-12-19

申请人： 旺宏电子股份有限公司

发明人： 林立颖 ,  叶腾豪 ,  胡志玮 ,  陈介方

IPC分类号： G11C7/12 ,  H01L27/115 ,  H01L21/8247

CPC分类号： G11C16/08 ,  G11C8/14 ,  H01L21/266 ,  H01L21/28052 ,  H01L21/76895 ,  H01L27/11573 ,  H01L27/11578

摘要： 本发明公开了一种存储器装置、集成电路装置及其制造方法。该集成电路装置包括：基板上的存储单元阵列；行/列线配置在阵列中；行/列线包含通路晶体管，通路晶体管在第一图案层内包括半导体层带；半导体层带包括半导体通道主体、接触区域及延伸部；接触区域位于半导体通道主体的一侧，延伸部位于半导体通道主体的另一侧，并延伸至阵列内的存储单元；选择线位于第二图案化层，第二图案化层横跨半导体通道主体。通路晶体管结构可实施于阵列中用于行/列线的扇出结构。

公开(公告)号：CN112530495A

公开(公告)日：2021-03-19

申请号：CN201910916453.1

申请日：2019-09-26

申请人： 旺宏电子股份有限公司

发明人： 叶腾豪 ,  吕函庭 ,  林立颖

IPC分类号： G11C16/10 ,  G11C16/14 ,  G11C16/24

摘要： 本发明公开了一种与式闪存存储器，该与式闪存存储器包括存储单元阵列、多个页缓冲器以及多个电压偏移电路。存储单元阵列耦接多条位线以及源极线。页缓冲器分别通过多个开关以耦接至位线，并分别提供多个控制信号。其中，控制信号在第一电压与参考电压之间转态。电压偏移电路分别接收控制信号并偏移控制信号的电压值以产生多个驱动信号，并分别提供驱动信号至位线。其中，驱动信号在第二电压与参考电压之间转态，第二电压大于第一电压。

公开(公告)号：CN106298786B

公开(公告)日：2019-05-07

申请号：CN201510317842.4

申请日：2015-06-11

申请人： 旺宏电子股份有限公司

发明人： 叶腾豪 ,  胡志玮 ,  林立颖

IPC分类号： H01L27/11524 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578 ,  G11C16/10

摘要： 一种集成电路包括含有记忆晶体管的立体NAND存储器阵列、多条位线，不同的位线耦接至立体NAND存储器阵列的不同部位，以及位于半导体叠层中的多个晶体管对。半导体叠层中的不同层包括多个晶体管对中的不同的晶体管对。每一个晶体管对包含第一晶体管和第二晶体管。其中，第一晶体管包括第一和第三源极/漏极端点；第二晶体管包括第二和第三源极/漏极端点。第一源极/漏极端点电性耦接至一擦除电压线。第二源极/漏极端点电性耦接至多条写入/读取电压线中相对应的一条。第三源极/漏极端点电性耦接至多条位线中相对应的一条。

公开(公告)号：CN105321542B

公开(公告)日：2018-04-24

申请号：CN201410798382.7

申请日：2014-12-19

申请人： 旺宏电子股份有限公司

发明人： 林立颖 ,  叶腾豪 ,  胡志玮 ,  陈介方

IPC分类号： G11C7/12 ,  H01L21/28 ,  H01L21/768 ,  H01L21/266 ,  H01L27/11573 ,  H01L27/11578

CPC分类号： G11C16/08 ,  G11C8/14 ,  H01L21/266 ,  H01L21/28052 ,  H01L21/76895 ,  H01L27/11573 ,  H01L27/11578

摘要： 本发明公开了一种存储器装置、集成电路装置及其制造方法。该集成电路装置包括：基板上的存储单元阵列；行/列线配置在阵列中；行/列线包含通路晶体管，通路晶体管在第一图案层内包括半导体层带；半导体层带包括半导体通道主体、接触区域及延伸部；接触区域位于半导体通道主体的一侧，延伸部位于半导体通道主体的另一侧，并延伸至阵列内的存储单元；选择线位于第二图案化层，第二图案化层横跨半导体通道主体。通路晶体管结构可实施于阵列中用于行/列线的扇出结构。