公开(公告)号：CN109548269B

公开(公告)日：2021-08-10

申请号：CN201811314433.9

申请日：2018-11-06

Applicant: 晶晨半导体(上海)股份有限公司

Inventor： 罗进宇 ,  许传停 ,  张坤 ,  冯杰

IPC: H05K1/02

Abstract: 本发明提供一种晶体电路布局的静电防护结构，包括晶体焊接区及负载电容焊接区，负载电容焊接区包括第一负载电容焊接区和第二负载电容焊接区；第一负载电容焊接区的接地焊盘和第二负载电容焊接区的接地焊盘相邻设置。本发明的有益效果在于：一对负载电容焊接区的接地焊盘相邻设置来降低成本和提高静电的耐压量。

公开(公告)号：CN108418580A

公开(公告)日：2018-08-17

申请号：CN201810069453.8

申请日：2018-01-24

Applicant: 晶晨半导体(上海)股份有限公司

Inventor： 罗进宇 ,  张坤 ,  冯杰

IPC: H03L7/085 ,  H03B5/32 ,  G06F11/22

Abstract: 本发明提供一种通过频率计测量中央处理器内部锁相环稳定性的方法，包括：中央处理器向晶体电路输出震荡激励信号；晶体电路根据震荡激励信号产生时钟信号；内部环路通过设置在中央处理器上的一输出端口输出未经锁相环的时钟信号；采用一频率计，接收未经锁相环的时钟信号并进行时钟精度测试以得到第一测试结果；内部环路输出经过锁相环的时钟信号；采用频率计，接收经过锁相环的时钟信号并进行时钟精度测试以得到第二测试结果；根据预设策略对第一测试结果和第二测试结果进行比较处理以得到锁相环的稳定性结果。本发明的有益效果：不需要购买昂贵的示波器，操作简单，能够避免晶体的影响，测量到PLL准确的精度。

公开(公告)号：CN108418580B

公开(公告)日：2021-11-26

申请号：CN201810069453.8

申请日：2018-01-24

Applicant: 晶晨半导体(上海)股份有限公司

Inventor： 罗进宇 ,  张坤 ,  冯杰

IPC: H03L7/085 ,  H03B5/32 ,  G06F11/22

Abstract: 本发明提供一种通过频率计测量中央处理器内部锁相环稳定性的方法，包括：中央处理器向晶体电路输出震荡激励信号；晶体电路根据震荡激励信号产生时钟信号；内部环路通过设置在中央处理器上的一输出端口输出未经锁相环的时钟信号；采用一频率计，接收未经锁相环的时钟信号并进行时钟精度测试以得到第一测试结果；内部环路输出经过锁相环的时钟信号；采用频率计，接收经过锁相环的时钟信号并进行时钟精度测试以得到第二测试结果；根据预设策略对第一测试结果和第二测试结果进行比较处理以得到锁相环的稳定性结果。本发明的有益效果：不需要购买昂贵的示波器，操作简单，能够避免晶体的影响，测量到PLL准确的精度。

公开(公告)号：CN109656735A

公开(公告)日：2019-04-19

申请号：CN201811468464.X

申请日：2018-12-03

Applicant: 晶晨半导体(上海)股份有限公司

Inventor： 许传停 ,  张坤 ,  罗进宇

IPC: G06F11/00

Abstract: 本发明公开了功能端口、电子设备及提升电子设备ESD性能的方法，属于电子技术领域。本发明根据检测功能端口是否插入相应的接口，以对功能端口的信号端的状态进行相应的切换。当功能端口未插入相应的接口时，将功能端口的信号端的状态设置为输出低电平状态，从而防止外界干扰通过信号端引入功能端口内部，进而提升ESD性能；当功能端口插入相应的接口时，将功能端口的信号端的状态切换为工作状态，以保证功能端口可以正常工作。

公开(公告)号：CN109548269A

公开(公告)日：2019-03-29

申请号：CN201811314433.9

申请日：2018-11-06

Applicant: 晶晨半导体(上海)股份有限公司

Inventor： 罗进宇 ,  许传停 ,  张坤 ,  冯杰

IPC: H05K1/02

Abstract: 本发明提供一种晶体电路布局的静电防护结构，包括晶体焊接区及负载电容焊接区，负载电容焊接区包括第一负载电容焊接区和第二负载电容焊接区；第一负载电容焊接区的接地焊盘和第二负载电容焊接区的接地焊盘相邻设置。本发明的有益效果在于：一对负载电容焊接区的接地焊盘相邻设置来降低成本和提高静电的耐压量。

公开(公告)号：CN107238769A

公开(公告)日：2017-10-10

申请号：CN201710398347.X

申请日：2017-05-31

Applicant: 晶晨半导体(上海)股份有限公司

Inventor： 张坤 ,  许传亭 ,  陈斯伟 ,  罗进宇 ,  黄德华 ,  方宏飞 ,  王政 ,  肖运娟 ,  何曾

IPC: G01R31/00

CPC classification number: G01R31/001

Abstract: 本发明涉及芯片走线的静电释放能力，尤其涉及一种分析芯片走线的静电释放能力方法。一种分析芯片走线的静电释放能力的方法，所述芯片设置于一PCB板上，通过静电枪对处于工作状态的芯片在一预设电压范围内逐步调大电压，以对芯片的各个走线进行打击，从而找到静电释放能力最薄弱的地方。本发明通过对芯片以及PCB板的各走线施加逐步增大的电压，以对各走线进行打击，从而找到芯片和板子上最薄弱的地方，来分析其静电释放的能力。