公开(公告)号：CN110709996B

公开(公告)日：2023-12-19

申请号：CN201880037789.4

申请日：2018-05-31

申请人： 派赛公司

发明人： 阿比吉特·保罗 ,  西蒙·爱德华·威拉德 ,  阿拉因·迪瓦莱

IPC分类号： H01L29/423 ,  H01L29/49 ,  H01L29/10

摘要： 在存在边缘晶体管现象的情况下呈现低泄漏的FET设计。实施方式包括nFET设计，其中通过在栅极结构的至少一部分内形成额外P+注入区来增加nFET的覆盖在边缘晶体管上的栅极结构的功函数MF，从而使边缘晶体管的Vt增加至可以超过nFET的中央传导沟道的Vt的水平。在一些实施方式中，修改nFET的栅极结构以使边缘晶体管的有效沟道长度相对于FET的中央传导沟道的长度增加或“扩展”。还公开了改变覆盖在边缘晶体管上的栅极结构的功函数MF的其他方法。该方法可以适于通过反转或替代材料类型来制造pFET。

公开(公告)号：CN114122141A

公开(公告)日：2022-03-01

申请号：CN202111172379.0

申请日：2016-06-29

申请人： 派赛公司

发明人： 西蒙·爱德华·威拉德

IPC分类号： H01L29/786 ,  H01L29/423 ,  H01L21/336

摘要： 公开了半导体结构和用于向共源共栅晶体管提供本体连结的方法。描述了用于改进的本体连结构造的系统、方法和装置。改进的本体连结构造被配置成在晶体管“截止”(Vg约为0伏特)时存在较低电阻本体连结。当晶体管“导通”(Vg>Vt)时，到本体连结的电阻高得多，从而降低了与本体连结的存在相关联的性能损失。还描述了适于共源共栅配置的空间有效的本体连结构造。

公开(公告)号：CN110709996A

公开(公告)日：2020-01-17

申请号：CN201880037789.4

申请日：2018-05-31

申请人： 派赛公司

发明人： 阿比吉特·保罗 ,  西蒙·爱德华·威拉德 ,  阿拉因·迪瓦莱

IPC分类号： H01L29/423 ,  H01L29/49 ,  H01L29/10

摘要： 在存在边缘晶体管现象的情况下呈现低泄漏的FET设计。实施方式包括nFET设计，其中通过在栅极结构的至少一部分内形成额外P+注入区来增加nFET的覆盖在边缘晶体管上的栅极结构的功函数MF，从而使边缘晶体管的Vt增加至可以超过nFET的中央传导沟道的Vt的水平。在一些实施方式中，修改nFET的栅极结构以使边缘晶体管的有效沟道长度相对于FET的中央传导沟道的长度增加或“扩展”。还公开了改变覆盖在边缘晶体管上的栅极结构的功函数MF的其他方法。该方法可以适于通过反转或替代材料类型来制造pFET。

公开(公告)号：CN117878126A

公开(公告)日：2024-04-12

申请号：CN202311708345.8

申请日：2018-04-30

申请人： 派赛公司

发明人： 罗伯特·马克·恩格尔基尔克 ,  凯特·巴尔格罗夫 ,  克里斯多佛·C·墨菲 ,  泰罗·塔皮奥·兰塔 ,  西蒙·爱德华·威拉德

IPC分类号： H01L27/12 ,  H01L21/762 ,  H01L21/8234 ,  H01L21/265 ,  H01L29/06 ,  H01L21/02 ,  H01L29/786 ,  H01L21/322

摘要： 公开了由绝缘体上硅衬底形成的集成电路。绝缘体上硅衬底具有形成在衬底上的至少一个富陷阱区域和至少一个非富陷阱区域的层、形成在至少一个富陷阱区域和至少一个非富陷阱区域的层上的绝缘体层以及形成在绝缘体层上的有源层，至少一个非富陷阱区域中的一个上方的有源层限定了区域，在区域中和/或区域上能够制造易受由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起的累积电荷影响的电路。

公开(公告)号：CN117747641A

公开(公告)日：2024-03-22

申请号：CN202311604775.5

申请日：2018-05-31

申请人： 派赛公司

发明人： 阿比吉特·保罗 ,  西蒙·爱德华·威拉德 ,  阿拉因·迪瓦莱

IPC分类号： H01L29/423 ,  H01L29/49 ,  H01L29/10

摘要： 公开一种集成电路和在绝缘体上硅衬底上制造NMOSFET的方法。该集成电路在绝缘体上硅衬底上制造并包括至少一个低泄漏场效应晶体管。至少一个低泄漏场效应晶体管包括：(a)栅极结构，所述栅极结构具有各自具有其自己的相关联的功函数ΦMF的中央区和边缘区；(b)由所述栅极结构限定的中央传导沟道，所述中央传导沟道具有阈值电压VtC和长度L；以及(c)由所述栅极结构的对应边缘区限定的至少一个边缘晶体管，每个边缘晶体管具有部分地由所述栅极结构的对应边缘区的功函数ΦMF确定的阈值电压VtE；其中，所述栅极结构的至少一个对应边缘区的功函数ΦMF被充分地修改以使这样的对应边缘晶体管的VtE增加至近似等于或大于VtC。

公开(公告)号：CN110010552B

公开(公告)日：2023-07-14

申请号：CN201910222017.4

申请日：2016-10-10

申请人： 派赛公司

发明人： 贝夫鲁斯·塔什巴什 ,  西蒙·爱德华·威拉德 ,  阿拉因·迪瓦莱 ,  锡南·格克泰佩利

IPC分类号： H01L21/84 ,  H01L27/12

摘要： 公开了用于绝缘体上硅的s接触(s‑contact)。描述了用于使用电阻式结构改善防止电荷注入器件层中的系统、方法和装置。可以使用更简单的制造方法和更少的制造步骤来制作这样的电阻式结构，即s接触部。对于金属氧化物半导体(MOS)场效应晶体管(FET)，可以将s接触部制作成直接连接或电阻式连接至晶体管的所有区，包括源极区、漏极区和栅极。

公开(公告)号：CN110663181A

公开(公告)日：2020-01-07

申请号：CN201880032560.1

申请日：2018-04-30

申请人： 派赛公司

发明人： 罗伯特·马克·恩格尔基尔克 ,  凯特·巴尔格罗夫 ,  克里斯多佛·C·墨菲 ,  泰罗·塔皮奥·兰塔 ,  西蒙·爱德华·威拉德

IPC分类号： H03K17/14 ,  H01L21/762 ,  H03K17/0412 ,  H03K17/0416 ,  H03K17/042 ,  H01L29/786 ,  H01L29/00

摘要： 避免或减轻在绝缘体上硅(SOI)衬底特别是具有富陷阱层的SOI衬底中产生累积电荷的变化的集成电路(IC)。在一个实施方式中，FET被配置成使得在待机模式下，关断FET，同时保持与活动模式期间基本相同的VDS。在另一实施方式中，FET被配置成使得在待机模式下，中断流经FET的电流，同时保持与活动模式期间基本相同的VGS。在另一实施方式中，FET被配置成使得在待机模式下，FET被切换至使VGS和VDS二者均保持接近它们各自的活动模式操作电压的非常低的电流状态(“涓流电流”状态)。可选地，可以在IC衬底中形成S接触件以创建包括对累积电荷影响敏感的FET的受保护区域。

公开(公告)号：CN109314132A

公开(公告)日：2019-02-05

申请号：CN201680085521.9

申请日：2016-06-29

申请人： 派赛公司

发明人： 西蒙·爱德华·威拉德

IPC分类号： H01L29/423 ,  H01L29/786

摘要： 描述了用于改进的本体连结构造的系统、方法和装置。改进的本体连结构造被配置成在晶体管“截止”(Vg约为0伏特)时存在较低电阻本体连结。当晶体管“导通”(Vg>Vt)时，到本体连结的电阻高得多，从而降低了与本体连结的存在相关联的性能损失。还描述了适于共源共栅配置的空间有效的本体连结构造。

公开(公告)号：CN110637369B

公开(公告)日：2024-01-02

申请号：CN201880032487.8

申请日：2018-04-30

申请人： 派赛公司

发明人： 罗伯特·马克·恩格尔基尔克 ,  凯特·巴尔格罗夫 ,  克里斯多佛·C·墨菲 ,  泰罗·塔皮奥·兰塔 ,  西蒙·爱德华·威拉德

IPC分类号： H01L27/12

摘要： 具有富陷阱层的修改的绝缘体上硅(SOI)衬底以及用于进行这样的修改的方法。经修改的区域消除或管理否则将由于下面的富陷阱层和经历状态的瞬态变化的有源层器件的相互作用而会出现的累积电荷，从而消除或减轻这样的累积电荷对制造在这样的衬底上的非RF集成电路的影响。实施方式针对要求高线性度的RF电路例如RF开关保留了具有富陷阱层的SOI衬底的有益特性，同时针对对由于富陷阱层的存在而引起的累积电荷效应敏感的电路例如非RF模拟电路和放大器(包括功率放大器和低噪声放大器)避免了富陷阱层的问题。

公开(公告)号：CN110088892B

公开(公告)日：2023-05-02

申请号：CN201780078779.0

申请日：2017-10-30

申请人： 派赛公司

发明人： 布迪卡·阿贝辛哈 ,  西蒙·爱德华·威拉德 ,  阿拉因·迪瓦莱 ,  默林·格林 ,  西瓦库马尔·库马拉萨米

IPC分类号： H01L21/84 ,  H01L27/12

摘要： 描述了用于高电压和低电压器件以及电路在以绝缘体上硅(SOI)技术制备的同一集成电路上共存的系统、方法和设备。具体地，描述了用于减轻背栅效应的技术，包括使用电阻耦合和/或电容耦合来控制在用于SOI制备的衬底的靠近高电压和低电压器件以及电路的区域处的表面电势。在一种情况下，使用N型注入来提供相对于衬底电势的高电势差。