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公开(公告)号：CN110637369B
公开(公告)日：2024-01-02
申请号：CN201880032487.8
申请日：2018-04-30
申请人： 派赛公司
发明人： 罗伯特·马克·恩格尔基尔克 , 凯特·巴尔格罗夫 , 克里斯多佛·C·墨菲 , 泰罗·塔皮奥·兰塔 , 西蒙·爱德华·威拉德
IPC分类号： H01L27/12
摘要： 具有富陷阱层的修改的绝缘体上硅(SOI)衬底以及用于进行这样的修改的方法。经修改的区域消除或管理否则将由于下面的富陷阱层和经历状态的瞬态变化的有源层器件的相互作用而会出现的累积电荷，从而消除或减轻这样的累积电荷对制造在这样的衬底上的非RF集成电路的影响。实施方式针对要求高线性度的RF电路例如RF开关保留了具有富陷阱层的SOI衬底的有益特性，同时针对对由于富陷阱层的存在而引起的累积电荷效应敏感的电路例如非RF模拟电路和放大器(包括功率放大器和低噪声放大器)避免了富陷阱层的问题。
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公开(公告)号：CN117878126A
公开(公告)日：2024-04-12
申请号：CN202311708345.8
申请日：2018-04-30
申请人： 派赛公司
发明人： 罗伯特·马克·恩格尔基尔克 , 凯特·巴尔格罗夫 , 克里斯多佛·C·墨菲 , 泰罗·塔皮奥·兰塔 , 西蒙·爱德华·威拉德
IPC分类号： H01L27/12 , H01L21/762 , H01L21/8234 , H01L21/265 , H01L29/06 , H01L21/02 , H01L29/786 , H01L21/322
摘要： 公开了由绝缘体上硅衬底形成的集成电路。绝缘体上硅衬底具有形成在衬底上的至少一个富陷阱区域和至少一个非富陷阱区域的层、形成在至少一个富陷阱区域和至少一个非富陷阱区域的层上的绝缘体层以及形成在绝缘体层上的有源层，至少一个非富陷阱区域中的一个上方的有源层限定了区域，在区域中和/或区域上能够制造易受由下面的富陷阱区域和这样的电路的状态的瞬态变化的相互作用引起的累积电荷影响的电路。
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公开(公告)号：CN110663181A
公开(公告)日：2020-01-07
申请号：CN201880032560.1
申请日：2018-04-30
申请人： 派赛公司
发明人： 罗伯特·马克·恩格尔基尔克 , 凯特·巴尔格罗夫 , 克里斯多佛·C·墨菲 , 泰罗·塔皮奥·兰塔 , 西蒙·爱德华·威拉德
IPC分类号： H03K17/14 , H01L21/762 , H03K17/0412 , H03K17/0416 , H03K17/042 , H01L29/786 , H01L29/00
摘要： 避免或减轻在绝缘体上硅(SOI)衬底特别是具有富陷阱层的SOI衬底中产生累积电荷的变化的集成电路(IC)。在一个实施方式中，FET被配置成使得在待机模式下，关断FET，同时保持与活动模式期间基本相同的VDS。在另一实施方式中，FET被配置成使得在待机模式下，中断流经FET的电流，同时保持与活动模式期间基本相同的VGS。在另一实施方式中，FET被配置成使得在待机模式下，FET被切换至使VGS和VDS二者均保持接近它们各自的活动模式操作电压的非常低的电流状态(“涓流电流”状态)。可选地，可以在IC衬底中形成S接触件以创建包括对累积电荷影响敏感的FET的受保护区域。
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公开(公告)号：CN110663181B
公开(公告)日：2023-11-07
申请号：CN201880032560.1
申请日：2018-04-30
申请人： 派赛公司
发明人： 罗伯特·马克·恩格尔基尔克 , 凯特·巴尔格罗夫 , 克里斯多佛·C·墨菲 , 泰罗·塔皮奥·兰塔 , 西蒙·爱德华·威拉德
IPC分类号： H03K17/14 , H01L21/762 , H03K17/0412 , H03K17/0416 , H03K17/042 , H01L29/786 , H01L29/00
摘要： 避免或减轻在绝缘体上硅(SOI)衬底特别是具有富陷阱层的SOI衬底中产生累积电荷的变化的集成电路(IC)。在一个实施方式中，FET被配置成使得在待机模式下，关断FET，同时保持与活动模式期间基本相同的VDS。在另一实施方式中，FET被配置成使得在待机模式下，中断流经FET的电流，同时保持与活动模式期间基本相同的VGS。在另一实施方式中，FET被配置成使得在待机模式下，FET被切换至使VGS和VDS二者均保持接近它们各自的活动模式操作电压的非常低的电流状态(“涓流电流”状态)。可选地，可以在IC衬底中形成S接触件以创建包括对累积电荷影响敏感的FET的受保护区域。
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公开(公告)号：CN116248051A
公开(公告)日：2023-06-09
申请号：CN202310109642.4
申请日：2016-10-14
申请人： 派赛公司
发明人： 西蒙·爱德华·威拉德 , 克里斯·奥尔松 , 泰罗·塔皮奥·兰塔
摘要： 本发明涉及堆叠晶体管放大器的本体连结优化。晶体管堆叠可以包括浮动器件和本体连结的器件的组合。可以通过使用单个本体连结的器件作为堆叠的输入晶体管或者作为堆叠的输出晶体管同时堆叠的其他晶体管为浮动晶体管来获得RF放大器的改进性能。可以通过在堆叠中全部使用本体连结的器件来改进RF放大器的瞬态响应。
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公开(公告)号：CN111971899A
公开(公告)日：2020-11-20
申请号：CN201980022296.8
申请日：2019-03-26
申请人： 派赛公司
发明人： 西蒙·爱德华·威拉德 , 泰罗·塔皮奥·兰塔 , 马特·阿莉森 , 沙希·凯坦·沙马尔
IPC分类号： H03K17/10 , H03K17/693
摘要： 一种正逻辑FET开关堆叠，该正逻辑FET开关堆叠不需要负偏置电压，表现出高隔离和低插入/失配损耗，并且可以承受高RF电压。实施方式包括FET堆叠，该FET堆叠包括串联耦接的正逻辑FET(即，不需要负电压供应来关断的FET)，该串联耦接的正逻辑FET在至少一端由在其VGS为零伏时关断的类型的“端盖”FET串联耦接。一个或更多个端盖FET提供可选的电容性DC阻断功能或电阻性信号路径。实施方式包括仅零VGS类型的FET堆叠，或正逻辑和零VGS类型的FET与零VGS类型的端盖FET的混合。一些实施方式通过包括FET栅极电阻器、漏极‑源极电阻器、体电荷控制电阻器的串联耦接或并联耦接的电阻器梯与一个或更多个AC耦接模块的组合，来承受高RF电压。
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公开(公告)号：CN108476031B
公开(公告)日：2020-05-19
申请号：CN201680077332.7
申请日：2016-12-28
申请人： 派赛公司
摘要： 一种灵活的多路RF适应性调谐网络开关架构，其抵消了尤其是在基于载波聚合的无线电系统中由于耦接的RF频带滤波器的各种组合引起的阻抗失配情况。在一个版本中，数控可调谐匹配网络耦接到多路RF开关以便为RF频带滤波器的各种组合提供适应性阻抗匹配。可选地，一些或全部RF频带滤波器还包括相关联的数控滤波器预匹配网络以进一步改善阻抗匹配。在第二版本中，耦接到多路RF开关的一些或全部RF频带滤波器包括数控相位匹配网络以提供必要的每频带阻抗匹配。可选地，数控可调谐匹配网络也可以被包括在多路RF开关的公共端口上以提供额外的阻抗匹配能力。
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公开(公告)号：CN110366820A
公开(公告)日：2019-10-22
申请号：CN201880014279.5
申请日：2018-02-28
申请人： 派赛公司
发明人： 泰罗·塔皮奥·兰塔 , 凯特·巴尔格罗夫 , 克里斯多佛·墨菲 , 罗伯特·马克·恩格尔基尔克
摘要： 用于调整功率放大器(PA)的一个或更多个电路参数以在脉冲操作期间随时间保持大致恒定的增益以足以基本上抵消PA的自发热的温度补偿电路和方法。一些实施方式使用采样保持(S&H)电路对由于自发热而引起的PA增益“下垂”进行补偿。S&H电路在脉冲的开始处对PA的初始温度进行采样并保持。此后，S&H电路生成与脉冲的剩余部分期间PA的温度对应的连续测量值。根据初始温度与由于PA在脉冲的持续时间内自发热而引起的PA的操作温度之间的差生成增益控制信号。该增益控制信号被施加至PA内的一个或更多个可调整或可调谐电路以抵消PA的增益下垂。
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公开(公告)号：CN116438738A
公开(公告)日：2023-07-14
申请号：CN202180072130.4
申请日：2021-09-20
申请人： 派赛公司
发明人： 泰罗·塔皮奥·兰塔
IPC分类号： H03F1/22
摘要： 提出了用于控制堆叠式FET放大器的中间节点的阻抗的方法和设备。根据一个方面，与放大器的共源共栅FET晶体管的栅极耦接的串联连接的电阻性和电容性网络提供对向晶体管的源极看过去的阻抗的实部和虚部的控制。根据另一方面，与第一网络耦接的第二并联连接的电阻性和电感性网络提供对阻抗的实部和虚部的进一步控制。根据另一方面，第一网络和/或第二网络的组合提供对阻抗的控制，以抵消阻抗的电抗分量。根据另一方面，这样的组合针对由放大器输出的RF电压跨放大器的堆叠的FET晶体管的分布来提供对实部的控制。
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