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公开(公告)号：CN118299426A
公开(公告)日：2024-07-05
申请号：CN202410450640.6
申请日：2024-04-15
申请人： 电子科技大学 , 四川广义微电子股份有限公司
IPC分类号： H01L29/78 , H01L29/40 , H01L29/06 , H01L21/336
摘要： 本发明提供一种具有双层场板的双沟槽SGT器件及制备方法，包括N+衬底、金属化漏极、N‑漂移区、金属化源极、屏蔽栅沟槽、控制栅沟槽、N+源区、P+重掺杂区、P型体区；本发明所提供的SGT结构具有双层场板结构，整体电场形状更接近矩形，优化导通电阻与击穿电压之间的关系。同时，第一场板与第二场板包含两种不同掺杂的多晶硅，所形成的多晶硅PN结引入了多晶硅PN结耗尽区电容，与器件原有的输出电容串联，整体输出电容减小。
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公开(公告)号：CN113421921A
公开(公告)日：2021-09-21
申请号：CN202110706932.8
申请日：2021-06-24
申请人： 电子科技大学 , 四川广义微电子股份有限公司
IPC分类号： H01L29/739 , H01L29/06 , H01L29/423 , H01L21/331
摘要： 本发明涉及一种槽栅中具有空穴通路的屏蔽栅沟槽IGBT结构，属于功率半导体器件技术领域。本发明基于SGT IGBT器件的宽槽结构，在宽槽中的屏蔽栅极上层设置两个左右对称的控制栅极，同时屏蔽栅极会在两栅极之间引出，并与器件的发射极相连，从而形成空穴通路。在器件处于开态时，空穴通路被夹断使屏蔽栅极浮空，漂移区可以积累大量的载流子，从而降低器件的导通压降；在器件处于关态时，空穴通路使屏蔽栅极和金属发射极相连，实现屏蔽栅极对栅极和集电极之间的屏蔽作用，优化了器件的开关特性。
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公开(公告)号：CN113437141A
公开(公告)日：2021-09-24
申请号：CN202110705609.9
申请日：2021-06-24
申请人： 电子科技大学 , 四川广义微电子股份有限公司
IPC分类号： H01L29/739 , H01L29/06 , H01L21/331
摘要： 本发明涉及一种具有多晶硅二极管栅极结构的浮空P区CSTBT器件，属于功率半导体器件技术领域。本发明基于传统FP‑CSTBT结构，在利用CS层以及浮空P区有效降低器件导通压降的基础上，一方面在沟槽中设置二极管栅极结构，利用沟槽内PN结的结电容进一步屏蔽栅极和集电极，实现更小的密勒电容，优化器件的开关特性；另一方面增加P型poly栅极周围的栅氧化层厚度，进一步减小器件的密勒电容的同时优化沟槽底部及拐角处的电场，从而更好地实现功率器件导通压降与关断损耗之间的折中关系。
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公开(公告)号：CN116339433A
公开(公告)日：2023-06-27
申请号：CN202310556226.9
申请日：2023-05-17
申请人： 电子科技大学 , 电子科技大学重庆微电子产业技术研究院
IPC分类号： G05F1/56
摘要： 本发明涉及一种高精度低噪声无运放结构的带隙基准源，属于电子电路领域。该带隙基准源包含启动电路、带隙核心电路。启动电路用于电路上电时启动，具有多次启动功能；带隙核心电路用于产生基准电压。本发明通过在带隙核心电路模块中采用共源共栅电流镜，提高了无运放结构电路的镜像精度，并且通过采用无运放结构，极大降低了带隙电路的整体低频噪声。
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公开(公告)号：CN115332354A
公开(公告)日：2022-11-11
申请号：CN202211033224.3
申请日：2022-08-26
申请人： 电子科技大学 , 电子科技大学重庆微电子产业技术研究院
摘要： 本发明属于功率半导体技术领域，涉及一种碳化硅MOSFET结构，包括金属化漏极、高掺杂第一导电类型半导体衬底、第一导电类型半导体外延层、第二导电类型半导体阱、高掺杂第二导电类型半导体欧姆接触区、高掺杂第一导电类型半导体源极接触区、高掺杂第一导电类型半导体导流层、第一导电类型半导体JFET区、金属化源极、栅氧化层、肖特基金属区、多晶硅栅电极、氧化层、N+多晶硅短路层；本发明采用分离栅结构，在栅中部集成肖特基接触，并在JFET区中设置导流层。随漏极电压的增加，肖特基接触让JFET区快速耗尽，提前夹断，降低器件的饱和电流。导流层为电流提供的通路既能提升器件的短路电流耐受能力，又能降低器件导通电阻。
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公开(公告)号：CN110890427B
公开(公告)日：2021-07-27
申请号：CN201910848429.9
申请日：2019-09-09
申请人： 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC分类号： H01L29/78 , H03K19/00 , H03K19/003 , H03K19/094
摘要： 本发明提供一种可调电容的屏蔽栅MOSFET器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型轻掺杂半导体外延层、第二导电类型半导体基区、第一导电类型重掺杂半导体源区、第二导电类型重掺杂半导体体区、金属化源极电极、沟槽、栅氧化层、多晶硅栅电极、介质隔离层、绝缘介质隔离层、多晶硅屏蔽栅、介质层，多晶硅屏蔽栅和屏蔽栅电压控制模块相连，屏蔽栅电压控制模块根据不同的应用环境需求，产生输出电压，使得多晶硅屏蔽栅的电位发生变化，从而调整器件的栅漏电容和栅源电容及两者之间的比例，进而控制器件的开关损耗和dv/dt能力。
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公开(公告)号：CN110890427A
公开(公告)日：2020-03-17
申请号：CN201910848429.9
申请日：2019-09-09
申请人： 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC分类号： H01L29/78 , H03K19/00 , H03K19/003 , H03K19/094
摘要： 本发明提供一种可调电容的屏蔽栅MOSFET器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型轻掺杂半导体外延层、第二导电类型半导体基区、第一导电类型重掺杂半导体源区、第二导电类型重掺杂半导体体区、金属化源极电极、沟槽、栅氧化层、多晶硅栅电极、介质隔离层、绝缘介质隔离层、多晶硅屏蔽栅、介质层，多晶硅屏蔽栅和屏蔽栅电压控制模块相连，屏蔽栅电压控制模块根据不同的应用环境需求，产生输出电压，使得多晶硅屏蔽栅的电位发生变化，从而调整器件的栅漏电容和栅源电容及两者之间的比例，进而控制器件的开关损耗和dv/dt能力。
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公开(公告)号：CN110534575A
公开(公告)日：2019-12-03
申请号：CN201910831289.4
申请日：2019-09-04
申请人： 电子科技大学 , 电子科技大学广东电子信息工程研究院
摘要： 本发明提供一种VDMOS器件，属于半导体器件技术领域。在桥式电路等需要二极管续流的应用场景，本发明提供的VDMOS器件，可利用沟道区作为续流通道，不需要再为VDMOS增加外部的反并联二极管，因此可以减小系统体积。同时利用VDMOS的沟道进行续流，对漂移区没有过剩载流子注入，不存在常规VDMOS的体二极管续流的反向恢复问题，不会带来器件漏电增加和高温特性变差等问题，也不会额外增加器件面积且工艺简单。
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公开(公告)号：CN110310983A
公开(公告)日：2019-10-08
申请号：CN201910701499.1
申请日：2019-07-31
申请人： 电子科技大学 , 电子科技大学广东电子信息工程研究院
摘要： 本发明提供一种超结VDMOS器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型半导体柱区、第二导电类型半导体柱区，第一导电类型半导体柱区、第二导电类型半导体柱区从下至上共有3个掺杂浓度依次递增的区域，由于P/N柱掺杂浓度采用从下至上递增的变掺杂分布，并且通过载流子寿命控制缩短了JFET区载流子寿命，因此能够降低流过采用所述结构的超结VDMOS的基区的电流强度，从而有效抑制超结VDMOS内部寄生三极管的导通，减小器件发生SEB的几率，同时，P/N柱上部掺杂浓度较高，会在JFET区下方、P/N柱上部形成高的势垒，减缓栅极下方电荷的聚集速率，加上JFET区对载流子寿命的控制，因此也可以有效抑制SEGR的发生。
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公开(公告)号：CN103280775B
公开(公告)日：2015-11-25
申请号：CN201310263167.2
申请日：2013-06-27
申请人： 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC分类号： H02H7/20
摘要： 本发明涉及绝缘栅双极型晶体管(IGBT)驱动控制技术，特别涉及IGBT并联输出动态延时过流保护电路。本发明针对现有技术IGBT并联使用时的过流保护问题，公开了一种IGBT并联输出动态延时过流保护电路，根据过流电流的大小动态调整延迟时间。本发明的技术方案是，绝缘栅双极型晶体管并联输出动态延时过流保护电路，由N个模块并联组成，N为整数，N≥2；其中每个模块包括：电流变化采样单元、电流还原单元、过流承受时间计算单元、固定关断时间控制单元、驱动单元和IGBT，每个模块的IGBT集电极通过负载与电源连接。本发明的过流保护抗干扰能力强，不会误关断，过流信号解除后，自动恢复正常工作，易于小型化和集成化。
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