垂直晶体管阵列以及形成垂直晶体管阵列的方法

    公开(公告)号:CN112447716B

    公开(公告)日:2025-01-14

    申请号:CN202010909151.4

    申请日:2020-09-02

    Abstract: 本申请案涉及一种垂直晶体管阵列,以及一种用于形成垂直晶体管阵列的方法。一种垂直晶体管阵列包括隔开的导柱,其个别地包括个别垂直晶体管的沟道区。水平拉长的导体线将多个所述垂直晶体管的所述导柱的所述沟道区中的个别沟道区直接电耦合在一起。上部源极/漏极区在所述导柱的所述个别沟道区上方,下部源极/漏极区在所述导柱的所述个别沟道区下方,且导电栅极线以操作方式在所述导柱的所述个别沟道区旁边,且互连多个所述垂直晶体管。公开了方法。

    晶体管、晶体管阵列及个别地包括晶体管的存储器单元阵列

    公开(公告)号:CN116364775A

    公开(公告)日:2023-06-30

    申请号:CN202211471390.1

    申请日:2022-11-23

    Abstract: 本公开涉及晶体管、晶体管阵列及个别地包括晶体管的存储器单元阵列。晶体管包括其间具有沟道区的一对源极/漏极区。栅极邻近所述沟道区,其中栅极绝缘体在所述栅极与所述沟道区之间。固定电荷材料邻近所述源极/漏极区。绝缘材料在所述固定电荷材料与所述源极/漏极区之间。所述绝缘材料及所述固定电荷材料包括相对于彼此不同的组合物。所述固定电荷材料具有至少1x 1011电荷/cm2的电荷密度。

    用于竖直三维存储器的两晶体管单元

    公开(公告)号:CN116096074A

    公开(公告)日:2023-05-09

    申请号:CN202210986573.0

    申请日:2022-08-17

    Abstract: 提供用于竖直三维存储器的两晶体管单元的系统、方法和设备。所述存储器具有:串联连接的水平定向的晶体管,其各自具有通过沟道区分离的独立第一源极/漏极区和共享第二源极/漏极区,以及与所述沟道区相对且通过栅极电介质与所述沟道区分离的栅极;若干对竖直定向的存取线,其耦合到所述栅极且通过所述栅极电介质与所述沟道区分离;以及水平定向的数字线,其电耦合到所述水平定向的晶体管的所述第一源极/漏极区。

    具有双晶体管存储器单元及存取线路板的存储器装置

    公开(公告)号:CN114303242A

    公开(公告)日:2022-04-08

    申请号:CN202080060507.X

    申请日:2020-08-26

    Abstract: 一些实施例包含设备及方法,其使用衬底、具有垂直于所述衬底的长度的支柱、第一导电板、第二导电板、位于所述第一导电板与所述第二导电板之间且与所述第一导电板及所述第二导电板电分开的存储器单元,及导电连接。所述第一导电板位于所述设备的第一层级中且通过位于所述第一层级中的第一电介质与所述支柱分开。所述第二导电板位于所述设备的第二层级中且通过位于所述第二层级中的第二电介质与所述支柱分开。所述存储器单元包含位于所述第一层级与所述第二层级之间的所述设备的第三层级中且与所述支柱及所述导电连接接触的第一半导体材料,及位于所述第一层级与所述第二层级之间的所述设备的第四层级中且与所述支柱接触的第二半导体材料。

    垂直晶体管阵列以及形成垂直晶体管阵列的方法

    公开(公告)号:CN112447716A

    公开(公告)日:2021-03-05

    申请号:CN202010909151.4

    申请日:2020-09-02

    Abstract: 本申请案涉及一种垂直晶体管阵列,以及一种用于形成垂直晶体管阵列的方法。一种垂直晶体管阵列包括隔开的导柱,其个别地包括个别垂直晶体管的沟道区。水平拉长的导体线将多个所述垂直晶体管的所述导柱的所述沟道区中的个别沟道区直接电耦合在一起。上部源极/漏极区在所述导柱的所述个别沟道区上方,下部源极/漏极区在所述导柱的所述个别沟道区下方,且导电栅极线以操作方式在所述导柱的所述个别沟道区旁边,且互连多个所述垂直晶体管。公开了方法。

    具有用于2晶体管竖直存储器单元的共享读取/写入数据线的存储器装置

    公开(公告)号:CN113728433B

    公开(公告)日:2025-01-07

    申请号:CN201980091902.1

    申请日:2019-12-23

    Abstract: 一些实施例包含设备和形成所述设备的方法。所述设备中的一个包含第一数据线、第二数据线、导电线以及耦合到所述第一和第二数据线的存储器单元。所述存储器单元包含第一晶体管和第二晶体管。所述第一晶体管包含电耦合到所述第一和第二数据线的第一区,以及与所述第一区电分离的电荷存储结构。所述第二晶体管包含与所述第一区电分离的第二区,所述第二区电耦合到所述电荷存储结构和所述第二数据线。所述导电线与所述第一和第二沟道区电分离。所述导电线的一部分跨越所述第一晶体管的所述第一区的一部分和所述第二晶体管的所述第二区的一部分。

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