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公开(公告)号：CN118098965A
公开(公告)日：2024-05-28
申请号：CN202410163793.2
申请日：2024-02-05
申请人： 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC分类号： H01L21/335 , H01L29/778
摘要： 本发明涉及一种基于自终止刻蚀工艺的增强型器件及其制备方法，包括以下步骤：S1：在衬底层的表面自下而上依次形成成核层、缓冲层、沟道层、势垒层和GaN层，势垒层含有Al离子；S2：对栅极区域外的GaN层进行F离子注入，形成F离子注入层；S3：对F离子注入层进行刻蚀，当刻蚀到F离子注入层和势垒层的界面处时，F离子和Al离子在势垒层的表面形成AlF3保护层；S4：去除AlF3保护层以露出势垒层；本发明通过形成F离子注入层，刻蚀过程中，势垒层表面形成AlF3保护层，从而实现自终止效果，避免刻蚀对沟道中的二维电子气造成损伤，降低因刻蚀所带来的表面态和缺陷，有效减小器件的栅极泄漏电流，提升器件的整体性能。
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公开(公告)号：CN117712170A
公开(公告)日：2024-03-15
申请号：CN202311705188.5
申请日：2023-12-12
申请人： 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC分类号： H01L29/78 , H01L21/34 , H01L29/423 , H01L29/10 , H01L29/24
摘要： 本发明涉及一种高压增强型氧化镓场效应晶体管及其制作方法，晶体管包括衬底层、缓冲层、沟道层、源极、漏极、栅介质层、栅极、场介质层、第一场板和第二场板。本发明在栅极区域鳍式沟道的基础上，采用多沟道鳍式沟道，即设置了多个鳍栅控制的沟道，多个鳍式沟道的设置在不影响栅极控制能力的基础上，变相增加了沟道的宽度，从而减小栅极区域沟道的导通电阻，提高器件的导通电流。
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公开(公告)号：CN118263307A
公开(公告)日：2024-06-28
申请号：CN202410197957.3
申请日：2024-02-22
申请人： 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC分类号： H01L29/778 , H01L29/06 , H01L21/335 , H01L21/56
摘要： 本发明公开了一种p‑GaN栅增强型MIS‑HEMT器件及其制备方法，涉及半导体技术领域，包括：多层功能层；p型氮化镓层，位于多层功能层的一侧；源极和漏极，位于多层功能层的一侧，且源极和漏极分别位于p型氮化镓层的两侧，源极和漏极至少部分延伸至多层功能层中；介质层，覆盖源极、漏极、P型氮化镓层和暴露出来的多层功能层，介质层包括第一开口和第二开口，第一开口暴露出源极，第二开口暴露出漏极，介质层还包括凹槽，沿垂直于多层功能层的厚度的方向，凹槽的正投影与p型氮化镓层的正投影交叠；栅极，至少部分位于凹槽上，至少部分位于介质层上。本发明能够提升器件的长期可靠性。
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公开(公告)号：CN118173596A
公开(公告)日：2024-06-11
申请号：CN202410249511.0
申请日：2024-03-05
申请人： 西安电子科技大学芜湖研究院 , 西安电子科技大学
IPC分类号： H01L29/778 , H01L21/329 , H01L29/423 , H01L29/51 , H01L29/06
摘要： 本发明公开了一种p‑GaN栅增强型HEMT器件及其制备方法，涉及半导体晶体管技术领域。该器件包括由下而上依次层叠设置的衬底层、成核层、缓冲层、沟道层和势垒层，以及在势垒层的上表面依次间隔设置的源电极、p‑GaN栅和漏电极，p‑GaN栅包括第一部分和第二部分，第一部分和第二部分沿源电极和漏电极之间的连线方向间隔设置；该器件还包括第一介质层和第二介质层，第一介质层填充在第一部分和第二部分之间，第二介质层覆盖于势垒层的第一表面、p‑GaN栅的上表面、p‑GaN栅朝向源电极一侧的表面、p‑GaN朝向漏电极一侧的表面、源电极的上表面、源电极朝向p‑GaN栅一侧的表面、漏电极的上表面、漏电极朝向p‑GaN栅一侧的表面；第一介质层的材质为Al2O3，第二介质层的材质为Si3N4。
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公开(公告)号：CN117558758A
公开(公告)日：2024-02-13
申请号：CN202311463545.1
申请日：2023-11-06
申请人： 西安电子科技大学
摘要： 本发明公开了一种屏蔽栅氧化镓MOSFET器件及制作方法，主要解决现有技术耐压能力低和可靠性差的问题。其自下而上包括：漏极(1)，Ga2O3衬底(2)、Ga2O3外延层(3)、注入有受主离子的Ga2O3层(4)、高掺杂n型Ga2O3层(5)，该高掺杂n型Ga2O3层的中间设有沟槽，沟槽内壁上设有绝缘栅介质层(8)，该绝缘栅介质层上设有栅极(9)，该高掺杂n型Ga2O3层的两端设有源极(10)，该沟槽内壁与绝缘栅介质层之间设有氧化层(6)，该氧化层内包裹有多晶硅层(7)，以形成屏蔽栅。本发明降低了沟槽底部电场强度，提高了器件的反向耐压，减小了静态功耗和动态功耗，制作工艺简单，可用作功率和高压开关器件。
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公开(公告)号：CN113517174A
公开(公告)日：2021-10-19
申请号：CN202110633967.3
申请日：2021-06-07
申请人： 西安电子科技大学
IPC分类号： H01L21/02
摘要： 本发明公开了一种ε‑Ga2O3薄膜的制备方法及ε‑Ga2O3薄膜，该方法包括：对β‑Ga2O3衬底进行清洗；对清洗后的β‑Ga2O3衬底进行退火处理；在β‑Ga2O3衬底上生长β/ε‑Ga2O3缓冲层；其中，β/ε‑Ga2O3缓冲层为β‑Ga2O3与ε‑Ga2O3的混合晶相薄膜；在β/ε‑Ga2O3缓冲层上生长ε‑Ga2O3层，以得到ε‑Ga2O3薄膜。本发明在ε‑Ga2O3薄膜的生长过程中，通过合理调整生长温度，在衬底与外延薄膜之间形成一层β/ε‑Ga2O3缓冲层，该缓冲层既连接了β‑Ga2O3衬底，又连接了ε‑Ga2O3薄膜，实现了从β‑Ga2O3衬底到ε‑Ga2O3薄膜的连续过渡，减小了晶格失配以及外延薄膜中的位错密度，提高了表面平整度，进而提升了ε‑Ga2O3薄膜的质量。
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公开(公告)号：CN110808279A
公开(公告)日：2020-02-18
申请号：CN201911097918.1
申请日：2019-11-12
申请人： 西安电子科技大学
IPC分类号： H01L29/06 , H01L29/20 , H01L21/329 , H01L29/872
摘要： 本发明公开了一种基于F离子保护环结构的AlGaN/GaN肖特基势垒二极管器件及制作方法，主要解决现有技术击穿电压较低，可靠性较差的问题。其自下而上包括衬底(1)、成核层(2)、缓冲层(3)、插入层(4)、势垒层(5)，势垒层(5)上方设有阳极(7)和阴极(8)，势垒层(5)中的阳极下方1～3μm长度内注有F离子，形成F离子保护环(6)，该阳极与阴极之间为钝化层(9)。本发明由于在势垒层中设有F离子保护环，降低了阳极下方边缘电场峰值，提高了击穿电压，且工艺简单、成品率高和可靠性好，可作为大功率系统以及开关应用的基本器件。
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公开(公告)号：CN106887470B
公开(公告)日：2019-07-16
申请号：CN201710050140.3
申请日：2017-01-23
申请人： 西安电子科技大学
IPC分类号： H01L29/872 , H01L29/06 , H01L21/34
摘要： 本发明公开了一种Ga2O3肖特基二极管器件结构与制造方法，主要解决现有肖特基二极管器件反向击穿电压低和场板结构存在的寄生电容大的问题。其自下而上，包括阴极电极、高掺杂n型Ga2O3衬底、低掺杂n型Ga2O3外延层、阳极电极；阳极与外延层接触的部分形成肖特基接触，阴极与衬底形成欧姆接触，低掺杂n型Ga2O3外延层上间隔分布有多个凹槽，凹槽的间距在0.3μm～0.5μm范围内依次增加，且第一个凹槽位于阳极边缘的正下方，最后一个凹槽与第一个凹槽的距离为10μm～15μm，凹槽内部外延生长有Al组分大于20％的AlGaO层。本发明提高了反向击穿电压，减小寄生电容，且保持正向特性不变，可用于高速集成电路和微波技术。
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公开(公告)号：CN103779410B
公开(公告)日：2018-02-27
申请号：CN201410029821.8
申请日：2014-01-22
申请人： 西安电子科技大学
IPC分类号： H01L29/778 , H01L29/40 , H01L29/423 , H01L29/06 , H01L21/335
摘要： 本发明公开了一种基于超结漏场板的槽栅高压器件及其制作方法，自下而上依次包括衬底、GaN缓冲层、GaN沟道层、AlN隔离层、本征AlGaN层和AlGaN势垒层，所述AlGaN势垒层上间隔设有源极、栅极和复合漏极，所述栅极和复合漏极之间还设有线性AlGaN层，线性AlGaN层上设有p‑GaN层，P‑GaN层上设有基极，上述结构的顶层还间隔淀积有钝化层，所述钝化层的间隔内淀积有加厚电极。本发明在器件导通时的导通电阻得到减小，而在截止状态时的击穿电压得到提高，兼顾了器件击穿电压的提高与导通电阻的减小，同时采用槽栅结构，增强了栅极对沟道2DEG的调控作用，提高了器件的频率性能。
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