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公开(公告)号：CN113725353B
公开(公告)日：2024-05-03
申请号：CN202111032793.1
申请日：2021-09-03
摘要： 本发明提供了一种MTJ器件及其制作方法以及MRAM，该MTJ器件包括：衬底；设置在所述衬底上的叠层结构，所述叠层结构具有多层依次层叠的功能层；所述叠层结构包括：第一部分MTJ、第二部分MTJ和第三部分MTJ；所述第一部分MTJ中任一所述功能层的延伸方向与所述第三部分MTJ中同一所述功能层的延伸方向平行，且垂直于所述第二部分MTJ中同一所述功能层的延伸方向；所述第一部分MTJ中任一所述功能层与所述第三部分MTJ中同一所述功能层位于所述第二部分MTJ中同一所述功能层的两侧。应用本发明技术方案，在提高集成度的同时，提高了器件存储性能以及可靠性。
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公开(公告)号：CN117712024A
公开(公告)日：2024-03-15
申请号：CN202311793606.0
申请日：2023-12-22
IPC分类号： H01L21/762 , H01L21/84 , H01L27/12
摘要： 本申请公开了一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，半导体衬底包括毗邻的第一区域和第二区域，第一区域和第二区域分别具有第一填充结构和第二填充结构，刻蚀第一区域的半导体衬底，以形成第一填充结构之间的第一凹槽，在第一凹槽内依次填充第一材料和硅，刻蚀第一填充结构和第二填充结构，分别形成第一鳍结构和第二鳍结构，氧化第一材料，形成氧化绝缘层，本申请通过在成本较低的半导体衬底的第一区域和第二区域同时形成鳍式场效应晶体管的鳍结构，在利用半导体衬底同时制造得到基于SOI衬底的鳍式场效应晶体管和基于半导体衬底的鳍式场效应晶体管的基础上，降低了制造成本。
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公开(公告)号：CN117524882A
公开(公告)日：2024-02-06
申请号：CN202311690107.9
申请日：2023-12-08
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06 , H01L27/088 , H01L21/8234
摘要： 本发明涉半导体技术领域,公开了一种半导体器件的制造工艺和半导体器件，通过在硅晶圆顶部的第一区域处从下往上减薄，以及在减薄后的硅晶圆上依次生长外延层和半导体层，可以在本发明的衬底上生长SOI器件，不用只在SOI晶圆上生长SOI器件，降低了SOI器件的生产成本，另外通过本发明的衬底，可以在同一块衬底上生产SOI FinFET和体硅FinFET，实现了SOI FinFET的制程工艺和体硅FinFET的制程工艺的整合。
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公开(公告)号：CN113128114B
公开(公告)日：2023-07-07
申请号：CN202110411630.8
申请日：2021-04-16
IPC分类号： G06F30/27
摘要： 本发明涉及半导体技术领域,公开了一种半导体器件的SSTA模型优化方法，包括以下步骤：S1：向SSTA输入电晶体上的环形振荡器的路径延迟与其空间位置的假想关系曲线；S2：通过贝叶斯算法对电晶体上的环形振荡器的路径延迟进行学习；S3：使用SSTA对步骤S2中的学习结果进行分析，获取环形振荡器的路径延迟和其空间位置的实际关系曲线；在实际使用时，通过本发明可以对半导体器件制造的关键工艺参数进行排序，来筛选出重要的制程变异参，通过对重要的制程变异参数进行工艺制造过程改善或者材料改善，达到改善工艺良率和高频率MOSFET Amplifier效能提升。
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公开(公告)号：CN115511768A
公开(公告)日：2022-12-23
申请号：CN202110620654.4
申请日：2021-06-03
摘要： 本申请提供了一种晶圆缺陷诊断方法和诊断装置。该晶圆缺陷诊断方法先采集该工艺站点中各个生产机台生产的晶圆的缺陷信息，之后，获取该缺陷信息，并通过缺陷信息和各个机器手臂的特性信息，筛选出由机器手臂碰撞产生的碰撞缺陷；再之后，利用碰撞缺陷的缺陷信息和各个机器手臂的特性信息，对碰撞缺陷与各个机器手臂进行图像比对，确定造成该碰撞缺陷的机器手臂和生产机台，最后，通过发出检测提示，便可以通知工程师对相应生产机台进行检测，从而可以及时诊断出造成碰撞缺陷的生产机台，进而使得晶圆生产过程中的经济损失降低，并且也使得晶圆的良率提高。
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公开(公告)号：CN112687301B
公开(公告)日：2024-03-19
申请号：CN202011636432.3
申请日：2020-12-31
IPC分类号： G11C5/06
摘要： 本发明涉及一种存储单元及存储器，包括比特单元、全耗尽绝缘体上硅及背压引线；比特单元包括：第一晶体管，第二晶体管，第一反相器，第二反相器，第一晶体管和第二晶体管均形成于全耗尽绝缘体上硅上，背压引线从全耗尽绝缘体上硅的内部引出并延伸至全耗尽绝缘体上硅的外部，背压引线包括与第一晶体管对应的第一背压引线和/或与第二晶体管对应的第二背压引线，第一背压引线用于向第一晶体管施加第一预设背压，第二背压引线用于向第二晶体管施加第二预设背压。上述存储单元和存储器将比特单元充分利用了全耗尽绝缘体上硅特有的背部偏压工艺，从而对比特单元进行优化和改良，以实现不同的目的。
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公开(公告)号：CN112818630B
公开(公告)日：2023-06-02
申请号：CN202011636401.8
申请日：2020-12-31
IPC分类号： G06F30/398
摘要： 本发明涉及一种平面晶体管的设计方法及平面晶体管，包括：使用优先方法将关键的设计方法进行评估并划分成4个级别；对所述设计方法优先级排序的第一级别为：新规则；对所述设计方法优先级排序的第二级别为：区域关键规则；对所述设计方法优先级排序的第三级别为：设计关键规则；对所述设计方法优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计方法以及所述设计方法设计的创新的设计布局，将所述平面晶体管的设计方法和设计架构达到最佳化。
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公开(公告)号：CN112908930B
公开(公告)日：2023-03-14
申请号：CN202110086178.2
申请日：2021-01-22
IPC分类号： H01L21/762 , H01L21/3065
摘要： 本发明公开了一种改善SOI晶圆制造良率的方法，其可降低晶圆应力和形变，提高晶边链接紧密度和晶圆结合良率，该方法中基础晶圆、链接晶圆分别包括第一硅层、第二硅层，在第一硅层、第二硅层的一端分别覆盖抗反射层和光阻层，在第一硅层的一端蚀刻出第一浅槽，向第二硅层内注入氢离子，在第二硅层的一端、氢离子层蚀刻出第二浅槽，第一硅层、第二硅层的一端分别经高温氧化形成第一氧化层、第二氧化层，将第一氧化层与第二氧化层链接，链接时第一浅槽与第二浅槽对应，加热使氢离子层断裂获取待研磨层，采用退火和CMP研磨工艺使待研磨层形成SOI晶圆。
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公开(公告)号：CN114361137B
公开(公告)日：2024-08-27
申请号：CN202111644686.4
申请日：2021-12-29
申请人： 锐立平芯微电子(广州)有限责任公司
IPC分类号： H01L23/64
摘要： 本申请公开了一种PIP电容的制作方法，先在器件表面沉积第一多晶硅层、介电层以及第二多晶硅层，再对所述第二多晶硅层和介电层进行刻蚀，以分别形成PIP电容的上极板和介电层，然后再对所述第一多晶硅层进行刻蚀，以分别形成PIP电容的下极板和栅极，最后再沉积侧墙氧化层，对侧墙氧化层进行刻蚀，在PIP电容的下极板两侧和栅极两侧形成侧墙。由此可知，本方案通过将形成侧墙的过程放置在形成PIP电容的上极板、介电层和下极板之后，避免了在PIP电容的下极板的侧壁处形成第二多晶硅层和介电层的残留问题，并通过构建ONO复合介电层代替传统单一的介电层，既消除了多晶硅的残留问题又提高了电容器的电容量，使得器件性能得到提升和改善。
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公开(公告)号：CN113658624B
公开(公告)日：2024-05-31
申请号：CN202111033172.5
申请日：2021-09-03
摘要： 本发明公开了一种半导体存储器及存储器阵列，半导体存储器，包括：开关单元的第一端与位线连接，开关单元的控制端与第一字线连接；存储单元的第一端与开关单元的第二端连接，存储单元的控制端与第二字线连接，存储单元的第二端接地，存储单元的第三端与第一背栅压连接；通过改变第一背栅压和第二字线的写入电压，使得存储单元处于PDSOI模式，利用浮体效应获得存储窗口，以将位线输入的数据存储，再利用存储单元处于FDSOI模式擦除存储数据，此种存储器结构既有开关功能，也具有存储功能，在不改变存储单元膜层结构及厚度的前提下，存储单元能够分别实现PDSOI模式或FDSOI模式，相较于传统电容存储结构，降低寄生电容，提高工作频率、运行速度及存储容量。
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