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公开(公告)号：CN101840376B
公开(公告)日：2016-03-30
申请号：CN201010158285.3
申请日：2007-05-16
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G06F12/06
CPC分类号： G06F12/0623 , Y02D10/13
摘要： 本发明提供一种存储器模块，其目的在于提供一种高速且低成本、能够确保存储器容量的扩充性的便于使用的信息系统装置。构成包含信息处理装置、易失性存储器、非易失性存储器的信息处理系统。使信息处理装置、易失性存储器、非易失性存储器串联连接，减少连接信号数，由此既保证存储器容量的扩张性又谋求高速化。把非易失性存储器的数据向易失性存储器传送时，进行纠错，谋求可靠性的提高。把由多个芯片构成的信息处理系统作为各芯片相互层叠配置，通过球网格阵列(BGA)和芯片间的焊接来进行布线，由此构成信息处理系统和模块。
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公开(公告)号：CN104615547A
公开(公告)日：2015-05-13
申请号：CN201510066258.6
申请日：2007-05-16
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G06F12/06
CPC分类号： G06F12/0623 , Y02D10/13
摘要： 本发明提供一种存储器模块，其目的在于提供一种高速且低成本、能够确保存储器容量的扩充性的便于使用的信息系统装置。构成包含信息处理装置、易失性存储器、非易失性存储器的信息处理系统。使信息处理装置、易失性存储器、非易失性存储器串联连接，减少连接信号数，由此既保证存储器容量的扩张性又谋求高速化。把非易失性存储器的数据向易失性存储器传送时，进行纠错，谋求可靠性的提高。把由多个芯片构成的信息处理系统作为各芯片相互层叠配置，通过球网格阵列(BGA)和芯片间的焊接来进行布线，由此构成信息处理系统和模块。
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公开(公告)号：CN103227282A
公开(公告)日：2013-07-31
申请号：CN201310033287.3
申请日：2013-01-29
申请人： 夏普株式会社 , 尔必达存储器股份有限公司
CPC分类号： H01L45/145 , H01L27/2436 , H01L27/249 , H01L45/08 , H01L45/1233 , H01L45/1253 , H01L45/146 , H01L45/1625
摘要： 本发明实现了一种能以低电流成型，并能以低电压、低电流进行稳定的切换工作的可变阻抗元件以及一种通过具备该可变阻抗元件实现了低功耗且大容量的非易失性半导体存储装置。一种在第一电极（14）和第二电极（12）之间夹持可变阻抗体（13）而形成的可变阻抗元件（1），可变阻抗体（13）包含阻抗变化层（15）和高氧层（16）的至少2层的金属氧化物或金属氮氧化物。高氧层（16）插入在比第二电极功函数小的第一电极（14）与阻抗变化层（15）之间，以相对于对该金属元素的氧组成比的化学计量组成的比率比相对于对构成阻抗变化层（15）的金属氧化物的金属元素的氧组成比的化学计量组成的比率变大的方式，来调整金属氧化物的氧浓度。
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公开(公告)号：CN101840376A
公开(公告)日：2010-09-22
申请号：CN201010158285.3
申请日：2007-05-16
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G06F12/06
CPC分类号： G06F12/0623 , Y02D10/13
摘要： 本发明提供一种存储器模块，其目的在于提供一种高速且低成本、能够确保存储器容量的扩充性的便于使用的信息系统装置。构成包含信息处理装置、易失性存储器、非易失性存储器的信息处理系统。使信息处理装置、易失性存储器、非易失性存储器串联连接，减少连接信号数，由此既保证存储器容量的扩张性又谋求高速化。把非易失性存储器的数据向易失性存储器传送时，进行纠错，谋求可靠性的提高。把由多个芯片构成的信息处理系统作为各芯片相互层叠配置，通过球网格阵列(BGA)和芯片间的焊接来进行布线，由此构成信息处理系统和模块。
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公开(公告)号：CN100576340C
公开(公告)日：2009-12-30
申请号：CN200610056976.6
申请日：2006-03-07
申请人： 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC分类号： G11C7/10
CPC分类号： G11C29/48 , G11C5/04 , G11C2029/2602 , G11C2029/5602
摘要： 目的在于提供一种由半导体试验装置可对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、DIMM和半导体制造方法。本发明DRAM叠层封装的结构为：在层叠的多个DRAM4与连接试验装置(1)的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片(2)，将上述多个DRAM和上述接口芯片安装到封装内，在上述接口芯片(2)上具备测试电路(8)：其具有生成用于试验上述多个DRAM的试验格式的算法格式生成器(10)、给上述多个DRAM施加该生成的试验格式的施加电路(20)与(21)、以及比较判定来自上述多个DRAM的响应信号与期望值的比较器的。
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公开(公告)号：CN100444354C
公开(公告)日：2008-12-17
申请号：CN200510136984.7
申请日：2005-12-13
申请人： 尔必达存储器股份有限公司
发明人： 山崎靖
IPC分类号： H01L21/8242 , H01L21/336
CPC分类号： H01L29/66621 , H01L21/28052 , H01L27/10823 , H01L27/10876 , H01L29/4933 , H01L29/7834
摘要： 在P型硅衬底上形成氮化硅膜；在氮化硅膜中形成预定图案的开口；用氮化硅膜作为掩模在半导体衬底上形成栅沟槽；然后，在栅沟槽内部以及开口内嵌入多晶硅膜，从而自对准地形成栅极。另外，在通过溅射方法将高熔点金属膜如钴等沉积到氮化硅膜的整个表面上之后，实行退火处理；并且，进而除去剩余金属，在多晶硅膜的表面上形成这些金属的硅化物。
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公开(公告)号：CN1945853A
公开(公告)日：2007-04-11
申请号：CN200610142102.2
申请日：2006-09-30
申请人： 尔必达存储器股份有限公司
发明人： 真锅和孝
IPC分类号： H01L29/78 , H01L27/108 , H01L21/336 , H01L21/8242
CPC分类号： H01L29/42376 , H01L21/26513 , H01L21/28114 , H01L29/6653 , H01L29/6656 , H01L29/66628 , H01L29/66659
摘要： 本发明的一个目的是提供一种半导体器件和一种制造所述半导体器件的方法，其中所述半导体器件在降低漏极区中的阻抗的同时能够抑制热载流子的产生。具体地，本发明提供一种包括包含半导体硅基板的表面区域中的源极区和漏极区的场效应晶体管的半导体器件，其特征在于，漏极区具有至少包括第一导电型杂质扩散层和第二导电型杂质扩散层的多种杂质扩散层，以及设置在所提供的栅电极的下部的漏极区侧的鸟嘴形部大于设置在栅电极下部的源极区侧的鸟嘴形部。
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公开(公告)号：CN1725366A
公开(公告)日：2006-01-25
申请号：CN200510081029.8
申请日：2005-06-28
申请人： 尔必达存储器股份有限公司
IPC分类号： G11C5/02 , G11C5/06 , G11C11/34 , H01L25/065 , H01L27/10
摘要： 本发明的堆叠式半导体存储器器件的目的在于减少开发多种存储器器件的成本，并且包括：具有存储单元阵列的存储单元阵列芯片、与存储单元阵列芯片堆叠在一起且具有用于改变存储单元阵列的输入/输出位配置的存储器配置切换电路的接口芯片、以及用于连接存储单元阵列芯片和接口芯片的多条芯片间接线。
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公开(公告)号：CN1184742C
公开(公告)日：2005-01-12
申请号：CN99103463.5
申请日：1999-03-30
申请人： 尔必达存储器股份有限公司 , 恩益禧电子股份有限公司
发明人： 宫野和孝
CPC分类号： H03K5/13 , H03K5/082 , H03K2005/00071 , H03M1/0827
摘要： 一种噪声防护电路，其中包括：用于接收内向信号的数据输入线路；与所述数据输入线路感应耦合的数据输出线路；被提供有参考电压的参考线；用于将所述内向信号与所述参考电压比较以致产生判断输出信号的比较器；数据缓冲器，其用于通过所述的数据输出线路传送外向信号；其中还包括：伪噪声产生装置，其与所述外向信号的电压变化同步的产生伪噪声并引入到所述参考线上，以防止由于感应耦合到所述数据输入线路的所述电压变化引起的在所述内向信号中产生的噪声造成所述比较器产生错误的判断输出。
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公开(公告)号：CN1185029A
公开(公告)日：1998-06-17
申请号：CN97121898.6
申请日：1997-12-12
申请人： 日本电气株式会社
发明人： 大内雅彦
IPC分类号： H01L21/3065
CPC分类号： H01L21/32137
摘要： 按照本发明对由设置在一块半导体基片上的一层多晶硅膜和在所述多晶硅膜上设置的一层金属硅化物膜两层薄膜组成的复合膜进行干刻蚀的方法所包括的步骤有:用一种不含氟基气体的第一刻蚀气体并用光刻胶膜作为掩膜刻蚀硅化物膜的第一刻蚀步骤,以及用一种不含氯气和氟气的第二刻蚀气体并用在第一刻蚀步骤之后加工成图形的金属硅化物膜和留在金属硅化物膜上的光刻胶膜作为掩膜刻蚀多晶硅膜的第二刻蚀步骤。
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