公开(公告)号：CN118922840A

公开(公告)日：2024-11-08

申请号：CN202280093793.9

申请日：2022-07-19

申请人： 硅存储技术股份有限公司

发明人： H·V·特兰 ,  N·多 ,  M·雷顿

IPC分类号： G06N3/063 ,  G06N3/0464

摘要： 公开了一种包括三维集成电路的人工神经网络的许多示例。在一个实施方案中，一种在人工神经网络中使用的三维集成电路包括：第一裸片，该第一裸片包括第一矢量矩阵乘法阵列和第一输入多路复用器，该第一裸片位于第一竖直层上；第二裸片，该第二裸片包括输入电路，该第二裸片位于不同于该第一竖直层的第二竖直层上；和一个或多个竖直接口，该一个或多个竖直接口耦接该第一裸片和该第二裸片；其中在读取操作期间，该输入电路通过该一个或多个竖直接口中的至少一个竖直接口向该第一输入多路复用器提供输入信号，该第一输入多路复用器将该输入信号施加到该第一矢量矩阵乘法阵列中的一个或多个行，并且该第一矢量矩阵乘法阵列生成输出。

公开(公告)号：CN118742906A

公开(公告)日：2024-10-01

申请号：CN202280092086.8

申请日：2022-07-14

申请人： 硅存储技术股份有限公司

发明人： H·V·特兰 ,  T·乌 ,  S·洪 ,  S·特林 ,  S·莱姆克 ,  L·施奈德 ,  N·多

IPC分类号： G06N3/065 ,  G06N3/0464 ,  G06N3/045 ,  G06N3/0442 ,  G11C11/54 ,  G11C7/14 ,  G11C7/10 ,  G11C17/10 ,  G11C16/04 ,  G11C29/02 ,  G11C29/24 ,  G11C29/26 ,  G06N3/048

摘要： 公开了一种人工神经网络的许多示例，该人工神经网络包括用于矢量‑矩阵乘法阵列的配置的多个参考阵列。在一个示例中，一种系统包括：人工神经网络中的矢量‑矩阵乘法阵列；和由不同I‑V曲线表征的多个参考阵列，其中该多个参考阵列中的一个或多个参考阵列用于在操作期间生成矢量‑矩阵乘法阵列的输入电压。

公开(公告)号：CN118633126A

公开(公告)日：2024-09-10

申请号：CN202280090659.3

申请日：2022-04-26

申请人： 硅存储技术股份有限公司

发明人： H·V·特兰

IPC分类号： G11C11/54 ,  G11C29/02

摘要： 公开了用于在深度学习人工神经网络中执行各种电参数的校准的多个示例。在一个示例中，一种方法包括：调整施加于人工神经网络中的一个或多个非易失性存储器单元的偏置电压；对该人工神经网络中的该一个或多个非易失性存储器单元执行性能目标检查；以及重复该调整和执行，直到该性能目标检查指示电参数在预先确定的范围内。

公开(公告)号：CN116058089B

公开(公告)日：2024-01-30

申请号：CN202180047930.0

申请日：2021-02-23

申请人： 硅存储技术股份有限公司

发明人： 杨任伟 ,  吴满堂 ,  范振智 ,  N·多

IPC分类号： H10B41/30

摘要： 一种形成存储器单元的方法，该方法包括：在半导体衬底的上表面之上形成第一多晶硅块，并且该第一多晶硅块具有相交于锋利边缘的顶表面和侧表面；形成具有第一部分、第二部分和第三部分的氧化物层，其中该第一部分位于该上表面之上、该第二部分直接位于该侧表面上，并且该第三部分直接位于该锋利边缘上；执行以非均匀方式减薄该氧化物层的蚀刻，使得该第三部分比该第一部分和该第二部分薄；执行使该氧化物层的第一部分、第二部分和第三部分加厚的氧化物沉积，其中在该氧化物沉积之后，该第三部分比该第一部分和该第二部分薄；以及形成第二多晶硅块，该第二多晶硅块具有直接位于该氧化物层的该第一部分上的一部分和直接位于该氧化物层的该第三部分上的另一部分。

公开(公告)号：CN111066086B

公开(公告)日：2023-10-03

申请号：CN201880054925.0

申请日：2018-07-16

申请人： 硅存储技术股份有限公司

发明人： H·V·特兰 ,  A·李 ,  T·乌 ,  S·洪 ,  F·周 ,  X·刘 ,  N·多

IPC分类号： G11C13/02 ,  G11C5/02 ,  G11C5/04

摘要： 本文公开了用于写入到电阻式随机存取存储器单元并从电阻式随机存取存储器单元读取的电路的许多实施方案。本文还公开了用于电阻式存取存储器单元阵列的各种架构和布局。

公开(公告)号：CN111527547B

公开(公告)日：2023-09-29

申请号：CN201880084428.5

申请日：2018-12-11

申请人： 硅存储技术股份有限公司

发明人： V·蒂瓦里 ,  H·V·特兰 ,  N·多

IPC分类号： G11C11/56

摘要： 存储器设备包括存储器单元，每个存储器单元被配置为在读取操作期间产生输出电流。电路被配置为针对存储器单元中的每一个基于存储器单元的输出电流来生成读取值。电路被配置为针对存储器单元中的每一个，将存储器单元的读取值乘以倍增器以生成倍增的读取值，其中用于存储器单元中的每一个的倍增器不同于用于存储器单元中的任何其他存储器单元的倍增器。电路被配置为对倍增的读取值求和。读取值可以是电流、电压或数值。另选地，可使用相加的常数值来代替倍增器。可将倍增器或者常数施加于来自各个单元的读取电流，或者整个位线上的读取电流。

公开(公告)号：CN111226279B

公开(公告)日：2023-07-25

申请号：CN201880065306.1

申请日：2018-09-22

申请人： 硅存储技术股份有限公司

发明人： H·V·特兰 ,  V·蒂瓦里 ,  N·多

IPC分类号： G11C8/12 ,  G11C16/08 ,  G11C16/28 ,  G11C29/14

摘要： 本发明公开了用于增强安全性并防止闪存存储器设备受到黑客入侵的多个实施方案。该多个实施方案防止恶意行为者非法入侵闪存存储器芯片来获得存储在芯片内的数据。该多个实施方案包括使用故障检测电路、地址加扰、虚设阵列、密码保护、改进的制造技术和其他机构。

公开(公告)号：CN111095410B

公开(公告)日：2023-06-23

申请号：CN201880058957.8

申请日：2018-07-03

申请人： 硅存储技术股份有限公司

发明人： V·蒂瓦里 ,  N·多

IPC分类号： G11C7/06 ,  G11C16/24

摘要： 一种存储器设备，包括以行和列布置的多个存储器单元，各自连接到存储器单元的列中的一个的多个位线，以及各自具有第一输入和第二输入以及输出的多个差分感测放大器。对于每个差分感测放大器，差分感测放大器被配置为在输出上生成输出信号，该输出信号具有基于第一输入和第二输入上的信号振幅的差值的振幅，第一输入连接到位线中的一个，并且第二输入连接到位线中的另一个。另选地，一个或多个感测放大器被配置为检测位线上的信号振幅，并且该设备包括计算电路，该计算电路被配置为每个基于两个位线上的信号振幅的差值来产生输出信号。

公开(公告)号：CN116058089A

公开(公告)日：2023-05-02

申请号：CN202180047930.0

申请日：2021-02-23

申请人： 硅存储技术股份有限公司

发明人： 杨任伟 ,  吴满堂 ,  范振智 ,  N·多

IPC分类号： H10B41/30

摘要： 一种形成存储器单元的方法，该方法包括：在半导体衬底的上表面之上形成第一多晶硅块，并且该第一多晶硅块具有相交于锋利边缘的顶表面和侧表面；形成具有第一部分、第二部分和第三部分的氧化物层，其中该第一部分位于该上表面之上、该第二部分直接位于该侧表面上，并且该第三部分直接位于该锋利边缘上；执行以非均匀方式减薄该氧化物层的蚀刻，使得该第三部分比该第一部分和该第二部分薄；执行使该氧化物层的第一部分、第二部分和第三部分加厚的氧化物沉积，其中在该氧化物沉积之后，该第三部分比该第一部分和该第二部分薄；以及形成第二多晶硅块，该第二多晶硅块具有直接位于该氧化物层的该第一部分上的一部分和直接位于该氧化物层的该第三部分上的另一部分。

公开(公告)号：CN110383457B

公开(公告)日：2023-04-18

申请号：CN201880016093.3

申请日：2018-03-15

申请人： 硅存储技术股份有限公司

发明人： J·H·萨托 ,  B·陈 ,  W·伦迪

IPC分类号： H01L21/768 ,  H01L23/488 ,  H01L25/065

摘要： 本发明提供了一种将第一基底键合到第二基底的方法，其中第一基底包括在第一基底的顶部表面上的第一电接触件，并且其中第二基底包括在第二基底的底部表面上的第二电接触件。该方法包括在第一基底的顶部表面上形成聚酰亚胺块，其中聚酰亚胺块具有圆形的上角，并且将第一基底的顶部表面和第二基底的底部表面朝彼此垂直移动，直至第一电接触件邻接第二电接触件，其中在移动期间，第二基底与聚酰亚胺的圆形的上角接触，致使第一基底和第二基底相对于彼此横向移动。