公开(公告)号：CN107422254A

公开(公告)日：2017-12-01

申请号：CN201710619528.0

申请日：2017-07-26

申请人： 北京时代民芯科技有限公司 ,  北京微电子技术研究所

发明人： 任永正 ,  陆振林 ,  荣金叶 ,  焦烨 ,  韩逸飞 ,  王建永 ,  祝长民 ,  李楠 ,  王枭鸿 ,  李璟

IPC分类号： G01R31/317 ,  G01R19/25

CPC分类号： G01R31/31702 ,  G01R19/2509 ,  G01R31/31704 ,  G01R31/31726

摘要： 本发明涉及一种面向集成微系统的内建芯片健康状态自监测方法，在集成微系统内设置电压采集电路、电流采集电路、实时时钟电路；集成微系统包括处理器、状态显示电路、通信电路、存储电路；将采集的电源电压、工作电流进行健康分析，如果数据在正确的阈值范围内，则在状态标记数组中进行正确信息记录，记录运行时间；如果数据不在正确的阈值范围内，表明错误发生，在状态标记数组中进行错误信息记录；驱动状态显示电路进行显示。本发明在集成微系统内部，构建了健康状态自检测方法，使得集成微系统在装机后，仍然能够对电特性的检测，实现对自身健康状态的分析和预测，解决了集成微系统在应用后，工作电流无法精确测试的问题。

公开(公告)号：CN102971638B

公开(公告)日：2015-08-19

申请号：CN201080067916.9

申请日：2010-07-07

申请人： 株式会社爱德万测试

发明人： 津藤胜

IPC分类号： G01R31/28

CPC分类号： G06F17/00 ,  G01R31/2601 ,  G01R31/31726 ,  G01R31/31908

摘要： 同步模式生成部（12）生成同步模式SYNC_PAT，所述同步模式是为了保持内置在DUT中的时钟再生部（54）与外部的链接而需要的同步模式。门信号生成部（16）生成门信号FGATE，在需要向DUT供给矢量模式VECT_PAT的期间，所述门信号有效。在第一模式下，在门信号FGATE有效的期间，模式选择部（18）输出矢量模式VECT_PAT；在门信号无效的期间，模式选择部（18）固定输出电平。在第二模式下，在门信号FGATE有效的期间，模式选择部（18）输出矢量模式VECT_PAT，在门信号无效的期间，模式选择部（18）输出同步模式SYNC_PAT。

公开(公告)号：CN1877485B

公开(公告)日：2011-05-11

申请号：CN200610094515.8

申请日：2006-06-09

申请人： 索尼计算机娱乐公司

发明人： 高野知明

IPC分类号： G06F1/10

CPC分类号： G01R31/31727 ,  G01R31/31726

摘要： 本发明的方法和装置提供了：组合逻辑的多个级，每个级包括：全锁存器电路，可操作用于向组合逻辑的给定级传送数据；以及透明锁存器电路，可操作用于从组合逻辑的所述给定级向所述多个级的下一个传送输出数据；在每个级中，当透明锁存器电路的时钟信号处于两个逻辑电平的第一个时，传送来自给定组合逻辑的输出数据的状态变化，而不管这样的变化何时发生；并且在每个级中，抑制所述输出数据的状态变化，直到透明锁存器电路的时钟信号从所述两个逻辑电平的第二个跳变到第一逻辑电平。

公开(公告)号：CN100547426C

公开(公告)日：2009-10-07

申请号：CN200610143641.8

申请日：2006-11-06

申请人： 国际商业机器公司

发明人： 横田俊彦

IPC分类号： G01R31/3185 ,  G01R31/28 ,  G01R31/3187 ,  H01L27/04

CPC分类号： G01R31/31727 ,  G01R31/31726

摘要： 本发明的目的是实现对不同时钟域之间的锁存器-至-锁存器路径(交叉域路径)的在速测试。为达到该目的，本发明提供一种集成电路及其测试方法，该集成电路包括：能够进行刷新并且利用第一时钟信号CLK1工作的第一触发器；利用第二时钟信号CLK2工作并且连接第一触发器的第二触发器DFF2；以及利用第二时钟信号CLK2工作并且连接第一触发器的第三触发器DFF3。以在接收通过第一触发器DFF1的第二触发器DFF2和第三触发器DFF3之间的时钟信号CLK2时释放并捕获测试数据，以及通过第一触发器DFF1刷新测试数据的方式，对第一和第二触发器之间的路径进行测试。

公开(公告)号：CN101268378A

公开(公告)日：2008-09-17

申请号：CN200680034645.0

申请日：2006-08-03

申请人： 爱德万测试株式会社

发明人： 安夫尼·里 ,  葛岚·戈麦斯

IPC分类号： G01R31/319

CPC分类号： G01R31/31725 ,  G01R31/31726

摘要： 藉由经由PXI_LOCAL以提供数个控制信号，以在诸如PXI之类的标准化底盘中获得精确的定时控制。在每一最小公倍数(Least Common Multiple，LCM)边沿，最小公倍数信号使得所有时钟具有一致的时钟边沿。开始序列使得测试系统中的所有PXI扩展卡在相同的时间开始。MATCH线使得引脚卡模块检查预期的DUT输出，以及根据DUT输出检查以决定是继续执行其局部测试程序，还是环回并重复局部测试程序的一部份。测试结束(End Of Test，EOT)线使得如果引脚卡模块中的局部测试程序检测到错误，则任何一个引脚卡模块立即结束运行于其它引脚卡模块中的局部测试程序。

公开(公告)号：CN108446439A

公开(公告)日：2018-08-24

申请号：CN201810139921.4

申请日：2018-02-09

申请人： 恩智浦有限公司

发明人： 塞巴斯蒂安·A·J·法布里 ,  胡安·迪亚哥·埃切韦里·埃斯科瓦尔 ,  何塞·德耶苏·皮内达德吉沃兹

IPC分类号： G06F17/50

CPC分类号： G06F1/12 ,  G01R31/31726 ,  G06F11/1604 ,  H03K5/19 ,  H03K5/22 ,  H03K19/00384 ,  H04L7/0054 ,  G06F17/5031 ,  G06F17/5059

摘要： 公开一种同步数字电路，包括：数据路径；硬宏，其具有宏输入；逻辑电路，其在所述宏输入上游的所述数据路径中且具有第一部分和第二部分，所述第二部分在所述宏输入的紧靠上游处；设置时序误差检测器，其具有输入，其中所述输入在所述第一部分与所述第二部分之间的所述数据路径上；以及时序校正单元，其中跨所述第二部分的数据传输时间等于或小于时钟周期的一半，且其中所述时序校正单元被配置成响应于所述设置时序误差检测器检测到设置时序误差而在所述数据到达所述宏输入之前校正所述检测到的设置时序误差。

公开(公告)号：CN103777084A

公开(公告)日：2014-05-07

申请号：CN201210414739.8

申请日：2012-10-25

申请人： 英业达科技有限公司 ,  英业达股份有限公司

发明人： 陈彦豪

IPC分类号： G01R29/00

CPC分类号： G01R13/0209 ,  G01R31/31726 ,  G01R31/31727

摘要： 一种信号时间边限分析方法，包括下列步骤：接收输入信号、对输入信号进行撷取，以取得输入信号的主要波形、至少一第一次要波形与至少一第二次要波形，其中第一次要波形与第二次要波形分别位于主要波形之前与之后。统计第一次要波形与第二次要波形的产生数量，以产生第一数量与第二数量。依据第一数量、主要波形与第一次要波形及第二数量、主要波形与第二次要波形，产生第一与第二排列位元组合。整合第一与第二排列位元组合，以产生第三排列位元组合。对第三排列位元组合进行信号分析，以得到信号时间边限。

公开(公告)号：CN102159960B

公开(公告)日：2013-03-27

申请号：CN200980136255.8

申请日：2009-09-15

申请人： 爱德万测试株式会社

发明人： 山田达也

IPC分类号： G01R31/3183 ,  G06F11/22

CPC分类号： G01R31/31726 ,  G01R31/31922

摘要： 本发明提供一种测试装置，其是测试被测试设备的测试装置，包括：主块，其包括产生主周期信号的主周期信号产生部，该主块根据主周期信号而动作；和从块，其包括产生从周期信号的从周期信号产生部，该从块根据从周期信号而动作；主周期信号产生部接收控制信号，再继续产生保持的主周期信号；从周期信号产生部接收控制信号，将从周期信号的相位数据初始化，且再继续产生保持的所述从周期信号。

公开(公告)号：CN102460194A

公开(公告)日：2012-05-16

申请号：CN200980160165.2

申请日：2009-06-29

申请人： 爱德万测试株式会社

发明人： 小塚纪义

IPC分类号： G01R31/28

CPC分类号： G01R31/31924 ,  G01R31/31726

摘要： 本发明提供一种测试装置，用于测试被测试器件，其包括：第一端子群组和第二端子群组，其具有向被测试器件输出信号的多个驱动器；第一共用设定部，其共用地设定从第一端子群组中的一驱动器和第二端子群组中的一驱动器输出的信号的延迟量；以及群组间调整部，其基于第一共用设定部在第一端子群组内调整基准相位时所设定的延迟量设定值，及第一共用设定部在第二端子群组内调整基准相位时所设定的延迟量设定值，来拉近从第一端子群组内的多个驱动器输出的信号的基准相位与从第二端子群组内的多个驱动器输出的信号的基准相位。

公开(公告)号：CN102112888A

公开(公告)日：2011-06-29

申请号：CN200980130848.3

申请日：2009-06-30

申请人： 泰拉丁公司

发明人： 乔治·康纳

IPC分类号： G01R31/28 ,  G01R31/26 ,  G01R31/3183 ,  G01R19/00

CPC分类号： H04L7/033 ,  G01R31/31726 ,  G06F11/263 ,  H03L7/0812 ,  H03L7/089 ,  H04L7/0037

摘要： 本发明披露了一种数字数据信号捕获电路，用于对收到的数字数据信号进行同步，包括转换检测器，用于确定收到的数字数据信号的状态转换。转换检测器在第一时刻、第二时刻、和第三时刻采样所收到的数字数据信号，并确定在第一时刻和第二时刻之间或者第一时刻和第三时刻之间是否发生状态转换，并生成递增/递减信号，以表示转换的位置。选通脉冲调节电路基于递增/递减信号生成选通脉冲信号。捕获电路使用选通脉冲信号捕获收到的数字数据信号。