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公开(公告)号：CN103703515A
公开(公告)日：2014-04-02
申请号：CN201280036797.X
申请日：2012-07-05
申请人： 美光科技公司
发明人： 尼古拉斯·亨德里克森
IPC分类号： G11C16/34
CPC分类号： G11C16/26 , G11C7/1033 , G11C7/1036 , G11C7/1039 , G11C7/106 , G11C11/5642 , G11C16/0458 , G11C16/0483 , G11C2207/2272 , G11C2211/5642
摘要： 本发明揭示操作存储器装置的设备及方法。在一种这样的方法中，从存储器装置确定及转移存储器单元的数据状态的第一部分，同时继续确定所述相同存储器单元的数据状态的剩余部分。在至少一种方法中，在第一感测阶段期间确定存储器单元的数据状态且转移所述存储器单元的所述数据状态，同时所述存储器单元经历额外感测阶段以确定所述存储器单元的所述数据状态的额外部分。
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公开(公告)号：CN105549899A
公开(公告)日：2016-05-04
申请号：CN201510706403.2
申请日：2015-10-27
申请人： 阿尔特拉公司
IPC分类号： G06F3/06
CPC分类号： G11C7/1039 , G11C7/1033 , H03K19/1776 , H03K19/17764
摘要： 本申请的各实施例涉及用于维持嵌入式存储器块中的存储器访问相干性的系统和方法。描述了维持流水线化的存储器架构中的并行存储器读取与写入之间的相干性的增强的存储器电路。描述的存储器电路无论向存储器输入和/或输出应用的流水线化的数量如何都可以维持数据相干性。另外，这些存储器电路可以被实施为现场可编程门阵列(FPGA)或者其它可编程逻辑器件(PLD)中的专用硬电路，并且可以被补充有用户可配置逻辑以实现广泛应用中的相干性。
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公开(公告)号：CN101553876A
公开(公告)日：2009-10-07
申请号：CN200780043552.9
申请日：2007-11-26
申请人： 莫塞德技术公司
发明人： 金镇祺
CPC分类号： G06F3/061 , G06F3/0629 , G06F3/0659 , G06F3/0679 , G11C5/025 , G11C7/1006 , G11C7/1033 , G11C7/1039 , G11C7/1042 , G11C7/1048 , G11C7/1051 , G11C7/1072 , G11C7/12 , G11C16/04 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/24 , G11C16/26 , G11C16/32 , G11C2207/107 , G11C2216/14 , G11C2216/20 , G11C2216/30
摘要： 一种具有用于以串行位流从至少一个存储体接收数据和提供数据到至少一个存储体的串行数据接口和串行数据路径核心的存储器系统。存储体被分为两个半部，其中每一半部分为上部扇区和下部扇区。每一扇区并行提供数据到具有集成自列译码电路的共享二维页面缓冲器。存储体内的串行到并行数据转换器从任一半部存储体耦合并行数据到串行数据路径核心。具有集成的自列译码电路的共享的二维页面缓冲器最小化了对于每一存储体的电路和芯片面积开销，并且串行数据路径核心降低了典型用于布线宽数据总线的芯片面积。因此，与具有相同密度的单个存储体的系统相比较，无需增加显著的对应芯片面积，就可以实现多个存储体系统。
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公开(公告)号：CN1224897C
公开(公告)日：2005-10-26
申请号：CN98105779.9
申请日：1998-03-25
IPC分类号： G06F9/38
CPC分类号： G11C7/1072 , G11C7/1033 , G11C7/1048
摘要： 一种明显增大动态随机存取存储设备的数据带宽的方法，该设备包括存储单元、列译码器、内部读/写数据总线和片外驱动器锁存器。该方法包括步骤：暂时抑制地址变换检测(ATD)脉冲的产生，以便不把从存储单元中选择出来的数据放置在内部读/写数据总线上，直到响应于一列地址选通(CAS)信号而产生一延迟的ATD脉冲之后；响应于下一CAS信号而产生一传送脉冲，以便把出现在内部读/写数据总线上的数据存储在片外驱动器锁存器中。
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公开(公告)号：CN1051634A
公开(公告)日：1991-05-22
申请号：CN90107982.0
申请日：1990-09-22
申请人： 德克萨斯仪器公司
IPC分类号： G11C5/06
CPC分类号： G06F11/1044 , G11C5/00 , G11C5/025 , G11C7/1006 , G11C7/1021 , G11C7/1033 , G11C8/18
摘要： 一种半导体存储器件结构，利用该结构，给定数量的分立元件能提供一容器增大的存储器模块。存储器模块50包括多个分立的存储器电路52，每一电路组织成提供字长为4位的整数倍的独立数据串。存储器电路52安排成提供一字长为各单个数据串字长之和的组合数据串，每一电路包括一信号线连接成控制单独数据串的传送。组合数据串的各位与不同的管脚相关，以传送一从模块输出的数据。每一信号线连至一控制管脚，以接收一用于启动一个来自一个存储器电路52的单独数据串的传送的外部信号。
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公开(公告)号：CN101553876B
公开(公告)日：2013-05-08
申请号：CN200780043552.9
申请日：2007-11-26
申请人： 莫塞德技术公司
发明人： 金镇祺
CPC分类号： G06F3/061 , G06F3/0629 , G06F3/0659 , G06F3/0679 , G11C5/025 , G11C7/1006 , G11C7/1033 , G11C7/1039 , G11C7/1042 , G11C7/1048 , G11C7/1051 , G11C7/1072 , G11C7/12 , G11C16/04 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/16 , G11C16/24 , G11C16/26 , G11C16/32 , G11C2207/107 , G11C2216/14 , G11C2216/20 , G11C2216/30
摘要： 一种具有用于以串行位流从至少一个存储体接收数据和提供数据到至少一个存储体的串行数据接口和串行数据路径核心的存储器系统。存储体被分为两个半部，其中每一半部分为上部扇区和下部扇区。每一扇区并行提供数据到具有集成自列译码电路的共享二维页面缓冲器。存储体内的串行到并行数据转换器从任一半部存储体耦合并行数据到串行数据路径核心。具有集成的自列译码电路的共享的二维页面缓冲器最小化了对于每一存储体的电路和芯片面积开销，并且串行数据路径核心降低了典型用于布线宽数据总线的芯片面积。因此，与具有相同密度的单个存储体的系统相比较，无需增加显著的对应芯片面积，就可以实现多个存储体系统。
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公开(公告)号：CN1618104A
公开(公告)日：2005-05-18
申请号：CN02827907.7
申请日：2002-12-05
申请人： 微米技术有限公司
发明人： J·W·扬岑
IPC分类号： G11C7/10
CPC分类号： G11C7/1033
摘要： 一种存储器件包含多个存储单元阵列和用于从所述存储单元读出信息和向所述存储单元写入信息的外围设备。外围设备包含响应地址信息的第一部分而标识一个地址并进一步响应该地址信息的第二部分而标识一个次序的解码电路。该地址可以是个读地址或写地址，该次序分别可以是读数据或写数据的次序。外围设备也可包括一个读定序器电路，或者既包括一个写定序器电路又包括一个读定序器电路，用于响应地址信息的另一个部分，按照可能的具体情况对要写或读出的位重新排序。必要的地址信息被一个地址定序器输送到定序器电路。也公开了操作这样一个存储器件的方法。
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公开(公告)号：CN1207528A
公开(公告)日：1999-02-10
申请号：CN98105779.9
申请日：1998-03-25
IPC分类号： G06F9/38
CPC分类号： G11C7/1072 , G11C7/1033 , G11C7/1048
摘要： 一种明显增大动态随机存取存储设备的数据带宽的方法,该设备包括存储单元、列译码器、内部读/写数据总线和片外驱动器锁存器。该方法包括步骤:暂时抑制地址变换检测(ATD)脉冲的产生,以便不把从存储单元中选择出来的数据放置在内部读/写数据总线上,直到响应于一列地址选通(CAS)信号而产生一延迟的ATD脉冲之后;响应于下一CAS信号而产生一传送脉冲,以便把出现在内部读/写数据总线上的数据存储在片外驱动器锁存器中。
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公开(公告)号：CN1024858C
公开(公告)日：1994-06-01
申请号：CN90107982.0
申请日：1990-09-22
申请人： 德克萨斯仪器公司
CPC分类号： G06F11/1044 , G11C5/00 , G11C5/025 , G11C7/1006 , G11C7/1021 , G11C7/1033 , G11C8/18
摘要： 一种半导体存储器件结构，利用该结构，给定数量的分立元件能提供一容器增大的存储器模块。存储器模块50包括多个分立的存储器电路52，每一电路组织成提供字长为4位的整数倍的独立数据串。存储器电路52安排成提供一字长为各单个数据串字长之和的组合数据串，每一电路包括一信号线连接成控制单独数据串的传送。组合数据串的各位与不同的管脚相关，以传送一从模块输出的数据。每一信号线连至一控制管脚，以接收一用于启动一个来自一个存储器电路52的单独数据串的传送的外部信号。
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公开(公告)号：CN103703515B
公开(公告)日：2017-10-31
申请号：CN201280036797.X
申请日：2012-07-05
申请人： 美光科技公司
发明人： 尼古拉斯·亨德里克森
IPC分类号： G11C16/34
CPC分类号： G11C16/26 , G11C7/1033 , G11C7/1036 , G11C7/1039 , G11C7/106 , G11C11/5642 , G11C16/0458 , G11C16/0483 , G11C2207/2272 , G11C2211/5642
摘要： 本发明揭示操作存储器装置的设备及方法。在一种这样的方法中，从存储器装置确定及转移存储器单元的数据状态的第一部分，同时继续确定所述相同存储器单元的数据状态的剩余部分。在至少一种方法中，在第一感测阶段期间确定存储器单元的数据状态且转移所述存储器单元的所述数据状态，同时所述存储器单元经历额外感测阶段以确定所述存储器单元的所述数据状态的额外部分。
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