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公开(公告)号：CN108281419A
公开(公告)日：2018-07-13
申请号：CN201711461305.2
申请日：2017-12-28
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/02
CPC分类号： H03K3/02332 , G06F17/5068 , H01L27/0233 , H03K3/01 , H03K3/356121 , H03K3/35625 , H03K19/094 , H03K23/58
摘要： 本发明的实施例提供了触发器电路的半导体标准单元和包括该单元的集成电路。触发器电路的半导体标准单元包括：沿着第一方向彼此基本平行地延伸的半导体鳍、设置在第一层级上并且沿着第一方向彼此基本平行地延伸的导电布线以及基本平行于基本垂直于第一方向的第二方向延伸并且形成在与第一层级不同的第二层级上的栅电极层。触发器电路包括由半导体鳍和栅电极层制成的晶体管，触发器接收数据输入信号，存储数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，时钟信号是由半导体标准单元接收的唯一时钟信号，并且数据输入信号、时钟信号和数据输出信号通过至少导电布线在晶体管之中传输。
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公开(公告)号：CN108696273A
公开(公告)日：2018-10-23
申请号：CN201810270897.8
申请日：2018-03-29
申请人： 三星电子株式会社
CPC分类号： H03K19/0013 , H03K23/58 , H03K19/0016 , H03K3/012 , H03K3/356052
摘要： 实施例包括集成时钟门控(ICG)单元。所述低功率ICG单元可以包括输入条件确定电路，其被配置为生成临时反相时钟信号和反相输出信号。所述低功率ICG单元可以包括使能控制逻辑电路，其被配置为从输入条件确定电路接收所述临时反相时钟信号和所述反相输出信号。所述低功率ICG单元可以包括耦合到所述使能控制逻辑电路并且被配置为锁存至少取决于所述反相输出信号和所述临时反相时钟信号的输入值的锁存电路。所述输入条件确定电路被配置为仅在需要时才生成所述临时反相时钟信号。
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公开(公告)号：CN101599760A
公开(公告)日：2009-12-09
申请号：CN200910146002.0
申请日：2009-06-05
申请人： 瑞昱半导体股份有限公司
发明人： 谢鸿元
IPC分类号： H03K23/58
摘要： 本发明提供一种非同步乒乓计数器。该非同步乒乓计数器包含一第一非同步计数器、一第二非同步计数器及一控制器，该非同步乒乓计数器具有一第一状态及一第二状态，其中，在该第一状态下，该第一非同步计数器计算一输入时钟脉冲信号，该第二非同步计数器保持一第二计数输出值；在该第二状态下，该第二非同步计数器计算该输入时钟脉冲信号，该第一非同步计数器保持一第一计数输出值；以及该控制器根据该输入时钟脉冲信号的采样结果，来决定进入该第一状态或该第二状态。
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公开(公告)号：CN102035539B
公开(公告)日：2016-03-23
申请号：CN201010294416.0
申请日：2010-09-21
申请人： 三星电子株式会社
摘要： 一种计数器包括缓冲器单元和波纹计数器。缓冲器单元通过在终止时间点之前缓冲至少一个时钟信号来生成计数的至少一个最低有效信号。波纹计数器通过响应于最低有效信号中的至少一个依次反转，来生成计数的至少一个最高有效信号。计数器执行多倍数据率计数，从而具有提高的操作速度和降低的功耗。
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公开(公告)号：CN1333947A
公开(公告)日：2002-01-30
申请号：CN99806397.5
申请日：1999-05-12
申请人： 艾利森电话股份有限公司
发明人： M·汉松
CPC分类号： H03K23/005 , H03K23/58
摘要： 一种用于响应输入线路(en)上的脉冲循环通过预定状态序列的低功率计数器,其中包括对应于该计数器的位数并相互串联的多个计数器模块。低功率计数器模块包括存储装置(101－104;201、207;401－408;501、502、513、514),当它们被停用时消耗最小的功率,并且仅仅当该存储装置的各个数据输出端(q)的数值要改变时才被激活。
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公开(公告)号：CN102224678B
公开(公告)日：2014-07-16
申请号：CN200980146838.9
申请日：2009-11-24
申请人： 三美电机株式会社
发明人： 武田贵志
CPC分类号： H03K23/662 , H03K23/44 , H03K23/58
摘要： 提供一种以简单的电路结构就可以对延迟时间进行切换的计数器电路。该计数器电路的特征在于，具有级联连接的复数个正反器，第一级正反器被供给作为输入信号的来自发振器的时钟，第一级之后的各级正反器被供给作为输入信号的上一级的Q输出，其中，所述复数个正反器的全部或部分被供给模式信号，当所述模式信号表示通常延迟模式时，所述复数个正反器各自将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出，当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的各级正反器使被供给的所述输入信号原样通过并作为Q输出进行输出。
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公开(公告)号：CN101599760B
公开(公告)日：2012-05-23
申请号：CN200910146002.0
申请日：2009-06-05
申请人： 瑞昱半导体股份有限公司
发明人： 谢鸿元
IPC分类号： H03K23/58
摘要： 本发明提供一种非同步乒乓计数器。该非同步乒乓计数器包含一第一非同步计数器、一第二非同步计数器及一控制器，该非同步乒乓计数器具有一第一状态及一第二状态，其中，在该第一状态下，该第一非同步计数器计算一输入时钟脉冲信号，该第二非同步计数器保持一第二计数输出值；在该第二状态下，该第二非同步计数器计算该输入时钟脉冲信号，该第一非同步计数器保持一第一计数输出值；以及该控制器根据该输入时钟脉冲信号的采样结果，来决定进入该第一状态或该第二状态。
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公开(公告)号：CN102224678A
公开(公告)日：2011-10-19
申请号：CN200980146838.9
申请日：2009-11-24
申请人： 三美电机株式会社
发明人： 武田贵志
CPC分类号： H03K23/662 , H03K23/44 , H03K23/58
摘要： 提供一种以简单的电路结构就可以对延迟时间进行切换的计数器电路。该计数器电路的特征在于，具有级联连接的复数个正反器，第一级正反器被供给作为输入信号的来自发振器的时钟，第一级之后的各级正反器被供给作为输入信号的上一级的Q输出，其中，所述复数个正反器的全部或部分被供给模式信号，当所述模式信号表示通常延迟模式时，所述复数个正反器各自将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出，当所述模式信号表示延迟缩短模式时，被供给了所述模式信号的各级正反器使被供给的所述输入信号原样通过并作为Q输出进行输出。
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公开(公告)号：CN106549662A
公开(公告)日：2017-03-29
申请号：CN201610934256.9
申请日：2016-10-31
申请人： 华为技术有限公司
发明人： 黄兆磊
IPC分类号： H03K23/58
CPC分类号： H03K23/58
摘要： 本发明公开一种多模可编程计数器及其实现方法、分频器，涉及分频技术领域，为解决现有技术中的多模可编程计数器不能够实现高频工作的问题。所述多模可编程计数器包括：可置数计数器、计数状态检测电路、第一控制信号生成器、初始置位单元和n个置位单元；其中初始置位单元用于产生初始置位信号或初始反相置位信号中的至少一个，n个置位单元用于产生第1置位信号至第n置位信号，以及第1反相置位信号至第n反相置位信号；可置数计数器用于根据初始置位信号，初始反相置位信号，第1置位信号至第n置位信号，以及第1反相置位信号至第n反相置位信号中的至少一个信号，进行多个时钟周期的置数操作。本发明提供的多模可编程计数器用于分频。
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公开(公告)号：CN105991132A
公开(公告)日：2016-10-05
申请号：CN201610154509.0
申请日：2016-03-18
申请人： 美国亚德诺半导体公司
IPC分类号： H03L7/18
CPC分类号： H03K23/40 , G06F1/022 , H03K21/00 , H03K21/38 , H03K23/00 , H03K23/58 , H03K23/662 , H03K23/665 , H03L7/18
摘要： 公开具有动态相位和脉宽控制的频率合成器。在一个方面，频率合成器包括计数电路，被配置成通过调整值修改存储的计数值。频率合成器还包括输出时钟发生器，被配置以产生具有至少部分基于满足计数阈值的存储的计数值的上升和下降缘的输出时钟信号。计数电路被进一步配置成至少部分基于修改计数电路的调整速率而改变所述输出时钟信号的周期或相位中的至少一个。
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