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公开(公告)号：CN116185936A
公开(公告)日：2023-05-30
申请号：CN202310438188.7
申请日：2023-04-23
申请人： 常州星宇车灯股份有限公司
摘要： 本发明公开了一种SPI通信数据收发异常检测控制系统及检测方法，它包括CPU中央处理器、主机、通信总线、从机、半加器、缓存器、数据传输中断请求单元以及采样使能信号单元。本发明提供一种SPI通信数据收发异常检测控制系统及检测方法，解决了SPI数据通信因无应答信号而导致无法识别从机是否接收正确的通信数据的问题；同时，也解决了在SPI数据通信时无法识别总线忙碌或空闲的问题，从而提高SPI数据通信的可靠性。当检测出SPI通信总线处于空闲状态时，即可进行主机与其他从机的数据通信，提交SPI通信总线的利用率。
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公开(公告)号：CN114937470A
公开(公告)日：2022-08-23
申请号：CN202210549764.0
申请日：2022-05-20
申请人： 电子科技大学
摘要： 本发明属于集成电路技术领域，具体的说是基于多比特SRAM单元的定点全精度存内计算电路。本发明通过在传统SRAM存储阵列电路基础上添加两个晶体管构成传输门实现乘法，并且增加加法器树进行部分和累加，采用位串行输入模式和移位累加器完成多比特运算，从而实现了在SRAM存储阵列内进行精度无损的矩阵向量乘法运算。本发明了实现了无精度损失的多比特SRAM存内计算，具有面积小，并行度高的特点，适用于需要进行大规模乘累加计算的卷积神经网络系统。
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公开(公告)号：CN116931873B
公开(公告)日：2023-11-28
申请号：CN202311159955.7
申请日：2023-09-11
申请人： 安徽大学
摘要： 本发明涉及两字节乘法电路及其任意位宽为2次幂的乘法电路与芯片。所述两字节乘法电路包括四个与门电路和两个半加器电路。每个半加器电路包括三个PMOS晶体管和三个NMOS晶体管。半加器电路结构在仅用六个晶体管的情况下能达到全摆幅输出。在四个门电路模块和两个半加器电路模块组合下，完成一个2bit乘法器电路设计，同时两字节乘法电路可根据不同位宽乘法运算的需要进行不同电路的组合设计，通过配置加法器和移位器，使得运算器进行任意位宽为2次幂的乘法，可以避免高位运算的大体积的乘法器，可以实现数据位宽的灵活调节，进而实现更多复杂数据的运算，同时降低芯片运行功耗，使运算效率大大提高。
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公开(公告)号：CN116931873A
公开(公告)日：2023-10-24
申请号：CN202311159955.7
申请日：2023-09-11
申请人： 安徽大学
摘要： 本发明涉及两字节乘法电路及其任意位宽为2次幂的乘法电路与芯片。所述两字节乘法电路包括四个与门电路和两个半加器电路。每个半加器电路包括三个PMOS晶体管和三个NMOS晶体管。半加器电路结构在仅用六个晶体管的情况下能达到全摆幅输出。在四个门电路模块和两个半加器电路模块组合下，完成一个2bit乘法器电路设计，同时两字节乘法电路可根据不同位宽乘法运算的需要进行不同电路的组合设计，通过配置加法器和移位器，使得运算器进行任意位宽为2次幂的乘法，可以避免高位运算的大体积的乘法器，可以实现数据位宽的灵活调节，进而实现更多复杂数据的运算，同时降低芯片运行功耗，使运算效率大大提高。
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公开(公告)号：CN116414348A
公开(公告)日：2023-07-11
申请号：CN202210665430.X
申请日：2022-06-14
申请人： 新唐科技股份有限公司
摘要： 本发明提供超前进位加法器、安全加法器及执行超前进位加法的方法。所述超前进位加法器包括：第一异或门接收第一遮罩值和第二遮罩值以提供一变数。第一遮罩单元根据变数对第一输入数据执行第一遮罩运算以得到第一已遮罩数据。半加法器接收第一已遮罩数据和第二输入数据以产生一传播值和一中间产生值。第二遮罩单元根据第三遮罩值对传播值执行第二遮罩运算以得到第二已遮罩数据。逻辑电路根据传播值、中间产生值和第二遮罩值而提供一产生值。超前进位产生器根据进位输入、产生值和传播值而提供一进位输出以及一进位值。第二异或门接收第二已遮罩数据以及进位值，以提供一总和输出。
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公开(公告)号：CN115934032A
公开(公告)日：2023-04-07
申请号：CN202211269674.2
申请日：2022-10-18
申请人： 南京信息工程大学
摘要： 本发明公开了量子元胞自动机领域的行波进位加法器、进位选择加法器、多级进位选择加法器以及盒式滤波器。其中，行波进位加法器是基于量子元胞自动机技术设置，行波进位加法器的各位全加器均包括由多个量子元胞共面交叉构成的互连的异或逻辑门和多数逻辑门，能够减少电路的逻辑门的数量，以减少量子元胞的使用数量，降低电路延迟；进位选择加法器利用两个行波进位加法器实现；多级进位选择加法器是通过多个进位选择加法器级联获得；将多级进位选择加法器应用于盒式滤波器，不仅能够大幅减少量子元胞数量的使用，还能减少运算时间、减少电路的延迟。
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公开(公告)号：CN113014265A
公开(公告)日：2021-06-22
申请号：CN202110198212.5
申请日：2021-02-22
申请人： 南京航空航天大学
摘要： 本发明公开了一种基于树状压缩的二进制至十进制数转换器，属于计算、推算或计数的技术领域。该转换器包括十进制数阵列产生模块，十进制数阵列压缩模块和最终BCD转换三个模块。本发明首次提出基于树状压缩和转换的并行方式将任意位二进制数转换为BCD‑8421十进制数。本发明以16‑bit二进制数输入为例，基于多载十进制数字集产生十进制数阵列，中间变量采用ODDS编码，可以有效地提高转换速度并降低电路的复杂度。本发明方法也同样适用于其它十进制数编码方案。
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公开(公告)号：CN116009815A
公开(公告)日：2023-04-25
申请号：CN202211493357.9
申请日：2022-11-25
申请人： 清华大学
摘要： 本发明提供一种基于栅控忆阻器的可重构存算一体逻辑门电路，包括输入模块、输出模块、分压模块和栅控忆阻器；其中，输入模块包括至少一个栅控忆阻器，输入模块用于接收输入信号，将输入信号转化为栅控忆阻器的高低阻态，以输出高低电位；输出模块包括至少一个栅控忆阻器，输出模块用于接收输入模块输出的高低电位，以输出逻辑计算的结果；分压模块包括至少一个特异性电阻，分压模块用于调整输入模块与输出模块在电路中的分压；栅控忆阻器用于通过导电细丝的形成与破坏实现高低阻态的转换与储存。本发明利用栅控忆阻器的特性，集成了不同逻辑操作，从而达到增加电路鲁棒性以及降低电路硬件代价的目的。
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公开(公告)号：CN114937470B
公开(公告)日：2023-04-07
申请号：CN202210549764.0
申请日：2022-05-20
申请人： 电子科技大学
IPC分类号： G11C11/54 , G11C11/419 , G06N3/063 , G06F7/544 , G06F7/502 , G06F5/01 , G06N3/0464
摘要： 本发明属于集成电路技术领域，具体的说是基于多比特SRAM单元的定点全精度存内计算电路。本发明通过在传统SRAM存储阵列电路基础上添加两个晶体管构成传输门实现乘法，并且增加加法器树进行部分和累加，采用位串行输入模式和移位累加器完成多比特运算，从而实现了在SRAM存储阵列内进行精度无损的矩阵向量乘法运算。本发明了实现了无精度损失的多比特SRAM存内计算，具有面积小，并行度高的特点，适用于需要进行大规模乘累加计算的卷积神经网络系统。
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公开(公告)号：CN109901815B
公开(公告)日：2023-03-24
申请号：CN201910041671.5
申请日：2019-01-16
申请人： 北京大学深圳研究生院
IPC分类号： G06F7/575 , G06F7/502 , G06F7/53 , H03K19/17704
摘要： 本发明公开了基于阻变存储器的并行逻辑门和乘法器，并行逻辑门包括n输入与逻辑单元、n输入或逻辑单元和非逻辑单元的任意组合，且三种逻辑单元均用阻变存储器作为输入/输出器件，n≥2；具有左选端和右选端，左选端入口连接有分压电阻；左选端用于输入激励电压，右选端施加电压以配合信号输入端的电压信号和信号输出端的电压信号控制阻变存储器状态变换；正端共同挂接于左选端和右选端之间的同一公共线路上的阻变存储器实现与逻辑，正端分别挂接于左选端和右选端之间的并行线路上的阻变存储器实现或逻辑，负端挂接于左选端和右选端之间的线路上的阻变存储器实现非逻辑；该并行逻辑门按照时钟顺序执行置位、输入、运算和输出，完成逻辑运算。
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