公开(公告)号：EP0036082A1

公开(公告)日：1981-09-23

申请号：EP81101068.5

申请日：1981-02-16

申请人： International Business Machines Corporation

发明人： Horng, Cheng Tzong

IPC分类号： H01L21/00 ,  H01L21/285 ,  H01L21/60 ,  H01L21/76 ,  H01L29/72

CPC分类号： H01L21/76897 ,  H01L21/033 ,  H01L21/76229 ,  H01L21/76232 ,  H01L29/66272 ,  H01L29/7325 ,  Y10S148/131

摘要： Disclosed is a self-aligned process for providing an improved high-performance bipolar transistor. The transistor device region is isolated from the other devices on the wafer by a wide deep oxide trench (16). The deep oxide trench which has nearly vertical sidewalls, extends from the epitaxial silicon surface through the N * subcollector region into the P-substrate. A shallow oxide trench is used to separate the collector reach through region from the base region. A heavily doped polysilicon layer is used to dope and make contact to the transistor base as well as define the emitter window (28) through which the emitter is doped. In the structure, the separation between the emitter contact and the polysilicon base contact is reduced to a very small value. This is achieved by employing the self-aligned process in accordance with the invention. Metal contact to the polysilicon base contact is done over the deep trench oxide isolation. This allows the transistor base area, and hence the collector base capacitance to be minimized. The shallow emitter and narrow base width of the transistor are formed by ion implantations.

公开(公告)号：EP0031490A2

公开(公告)日：1981-07-08

申请号：EP80107618.3

申请日：1980-12-04

申请人： International Business Machines Corporation

发明人： Scheuerlein, Roy Edwin

IPC分类号： G11C11/24 ,  H01L27/10 ,  G11C5/06

CPC分类号： G11C5/063 ,  G11C11/403 ,  G11C11/4097

摘要： Disclosed is an integrated circuit electronic memory array having a plurality of FET memory cells (T, C) arranged in rows and columns and formed on the same integrated circuit chip with associated support circuits. Each memory cell (T, C) of the array has a capacitive storage region (C), an adjacent channel region, and a gate region (G) for controlling the transfer or binary information through the channel region in and out of the capacitive storage region (C). Each memory cell (T, C) also has a bit line (BL) contact region which is shared with an adjacent memory cell. The word lines (WL) are arranged in rows in a substantially equidistant parallel relationship, each word line passing, in succession, over the storage region (C) of a first one of the memory cells (T, C) and electrically integral with the gate region (G) of a second one of the memory cells (T, C). The column arrangement of memory cells (T, C) is interdigitated such that the memory cells associated with a single bit line (BL) are arranged in first and second parallel lines (A, B) along both the left and right sides of each bit line (B, L). Thus, the bit line (BL) is arranged in a zig-zag configuration alternately contacting memory cells (T, C) arranged along its left and right side.

公开(公告)号：EP0031001A2

公开(公告)日：1981-07-01

申请号：EP80105782.9

申请日：1980-09-25

申请人： International Business Machines Corporation

发明人： Brosch, Rudolf ,  Heimeier, Helmut ,  Klein, Wielfried ,  Wernicke, Friedrich

IPC分类号： G11C11/40

CPC分类号： G11C11/4113

摘要： Nach einem kontrollierten starken Absenken des Potentials (V-WL) auf der Wortleitung (WL) zum Zwecke der Adressierung einer Zelle (C) wird dieses Potential sofort wieder hochgeladen, wodurch gleichzeitig das Potential an der N-Seite der beiden PNP-Injektoren der Zelle (C) angehoben wird und die Injektorkapazitäten (CDO, CD1) der selektierten Speicherzellen und die Bitleitungskapazitäten (CBLO, CBL1) einen kapazitiven Spannungsteiler bilden, wodurch die damit verbundenen Bitleitungen (BLO, BL1) durch die unterschiedliche Größe der beiden Injektorkapazitäten (CDO, CD1) verschieden stark umgeladen werden. Das Differenzsignal, das sich an den Bitleitungen (BLO, BL1) ausbildet, wird somit durch Einspeisung unterschiedlich großer Ströme wesentlich verstärkt.

摘要翻译： 后受控强降低关于处理的细胞（C）的目的将字线（WL）的电势（V-WL），该电势被立即再次上载，从而同时在该单元的两个PNP喷射器的N侧的电位 （C）被升高和所选择的存储器单元的Injektorkapazitäten（CD0，CD1）和位线电容（CBL0，CBL1）形成电容分压器，从而相关联的位线（BL0，BL1）（由于不同的大小两种InjektorkapazitätenCD0，CD1的 ）是重新加载不同的程度。 形成于位线（BL0，BL1）的差值信号，由此大大通过将不同尺寸的电流增强。

公开(公告)号：EP0025130A2

公开(公告)日：1981-03-18

申请号：EP80104762.2

申请日：1980-08-12

申请人： International Business Machines Corporation

发明人： Chakravarti, Satya Narayan ,  Hiltebeitel, John Andrew

IPC分类号： G11C17/00 ,  H01L27/10

CPC分类号： G11C17/16 ,  G11C5/02 ,  H01L23/528 ,  H01L27/112 ,  H01L2924/0002 ,  H01L2924/00

摘要： Es wird ein Festwertspeicher angegeben, der in höchst integrierter Technik ausgeführt ist und in Kreuzungspunkten von Wort- und Bitleitungen angeordnete Speicherzellen aufweist, die aus einem Feldeffekttransistor bestehen. Dabei ist eine erste Gruppe von Wortleitungen (P11 bis P13) horizontal angeordnet und eine zweite Gruppe von Wortleitungen (P21 bis P23) vertikal. Die Abfühl-/Leseleitungen (B1, B2) und die Masseleitungen (G1 bis G4) verlaufen diagonal zu den Wortleitungen. Jeder Kontakt, der bei den Kreuzungen durch die genannten Leitungen vorhanden ist, versorgt mindestens vier Transistoren oder Speicherzellen.

摘要翻译： 提供了一种只读存储器，它体现在高度集成的技术，并已布置在组成的场效应晶体管的存储单元的字线和位线的交叉点。 字线（P11至P13）的第一组水平布置和竖直的第二组字线（P21至P23）。 感测/感测线（B1，B2）和接地线（G1至G4）对角地延伸到字线。 说，任何接触，这是存在于由道口提供至少四个晶体管或存储器单元行。

公开(公告)号：EP0013302A1

公开(公告)日：1980-07-23

申请号：EP79104234.4

申请日：1979-10-31

申请人： International Business Machines Corporation

发明人： Heuber, Klaus ,  Wiedmann, Siegfried, Dr.

IPC分类号： G11C11/40 ,  G11C11/24 ,  H01L27/02

CPC分类号： G11C11/4026 ,  G11C11/4113 ,  G11C11/416

摘要： Um unterschiedliche Leitungskapazitäten umzuladen, ist eine für alle Speicherzellen gemeinsame Entladeschaltung (DS) vorhanden, die Steuersignale gleichzeitig mit den Schalttransistoren (BLS) bekommt, über die die Entladeströme der Leitungskapazitäten auf die Entladeschaltung abfließen. Die am Ausgang der Entladeschaltung (DS) auftretenden Ströme werden entweder auf Masse oder auf eine Wortentladeleitung (WDL) und von da aus über Wortleitungs-Schalttransistoren (WLS) auf die Wortleitungen (WL) abgeleitet.

摘要翻译： 为了加载不同的传输容量，对于所有的存储单元放电电路的公共（DS）存在时，与所述开关晶体管同时控制信号（BLS）获取，通过漏极线电容的放电电路上的放电。 在发生衍生要么到地或一个Wortentladeleitung（WDL），并从那里通过字线开关晶体管（WLS）到字线（WL）的放电电路（DS）的输出处的电流。

公开(公告)号：EP0012840A2

公开(公告)日：1980-07-09

申请号：EP79104586.7

申请日：1979-11-19

申请人： International Business Machines Corporation

发明人： Lee, Hua-Tung

IPC分类号： G11C19/28

CPC分类号： G11C19/287 ,  H01L27/1057

摘要： Diener Speicher in Serien-Parallel -Serien-Konfiguration aus seriell-parallel -seriell geschalteten Schieberegistern mit Sp aus Ladungskopplungselementen ist auch zeilenadiussiorbar. Mit dem Eingaberegister (10), dem Ausgaberegistor (14) und den dazwischen liegenden parallelen Regi stern (12) ist sind eine Gleichspannungs-Steuerleitung und zwei l'hasensteuerleitungen (P1 und P2) verbunden. Die nacheinander angeordneten Zellen innerhalb eines Registers werden durch P +-Bereiche (31 bis 37) in einem P-leitenden Substrat (30) gebildet. Gesteuert werden die drei genannten Steuerleitungen durch Anlegen dreier verschiedener Potentialpegel.

摘要翻译： 该存储在与电荷耦合元件并联-seriell存储器单元串联连接的移位寄存器串行 - 并行 - 系列配置也zeilenadressierbar。 与输入寄存器（10），所述输出寄存器（14）和所述中间并行寄存器（12）/直流控制线和两个阶段控制线（P1和P2）连接。 一个寄存器内的连续排列的细胞通过在P型衬底（30）P +区域（31〜37）形成。 三个控制线称为是由三种不同的电势电平应用控制。

公开(公告)号：EP0006470A2

公开(公告)日：1980-01-09

申请号：EP79101701.5

申请日：1979-06-01

申请人： International Business Machines Corporation

发明人： Jambotkar, Chakrapani Gajanan

IPC分类号： G06F11/20 ,  G11C19/28

CPC分类号： G11C29/86 ,  G11C19/287 ,  H01L27/1057

摘要： Es wird ein Ladungskopplungsspeicher angegeben, bei dem ein Strom von Datenbits in ein Schieberegister, das aus Ladungskopplungselementen besteht, eingegeben wird, das mit einem parallel ansteuerbaren Speicher verbunden ist, wobei innerhalb des parallelen Speichers Speicherplätze defekt sind. Um diese defekten Speicher trotzdem verwenden zu können, sind innerhalb dieses Speichers redundante Spalten (z. B. C9) vorhanden, wobei eine Umschaltung durch Kurzschließen oder Abtrennen von defekten Spalten (C5) nach einem Prüfvorgang während des Herstellungsverfahrens stattfindet. Für jede defekte Spalte wird eine redundante Spalte, die über Ein- und Ausgabeschaltungen (I/O) verfügt, mit Hilfe eines Laserstrahls in die Speicherzellenmatrix eingefügt, und zwar dadurch, daß Gate-Elektroden mit einer bestimmten Taktphasenleitung (B) verbunden werden.

摘要翻译： 一种硬连线冗余故障纠正串并联串行电荷耦合器件的结构及其制作方法。 并行部分形成包括至少一个额外冗余列的电荷包存储位置的矩阵。 在制造完成之前，对器件进行测试。 如果平行部分矩阵的列包含有缺陷的存储位置或其他故障，则在制造完成期间，与故障列相对应的串行部分存储位置被硬布线有效地短路。 因此，修改的设备被故障校正，因为传送的电荷分组将绕过有缺陷的列并且被转移而不是沿着额外的冗余列。

公开(公告)号：EP0005164A1

公开(公告)日：1979-11-14

申请号：EP79100948.3

申请日：1979-03-29

申请人： International Business Machines Corporation

发明人： Alcorn, George Edward ,  Bergeron, David Leo ,  Stephens, Geoffrey Brownell

IPC分类号： H01L21/31 ,  H01L21/265

CPC分类号： H01L21/8226 ,  H01L21/0274 ,  H01L21/266 ,  H01L21/3105 ,  Y10S438/948

摘要： Um eine gehärtete Photoresistmaske herzustellen, wird auf einem mit Oxid überzogenen oder blanken Halbleitersubstrat (2) ein Photoresistmaterial (14) niedergeschlagen, die als Hauptmaske für eine selektive Blockierung bestimmter Bereiche dient. Die Photoresistschicht (14) wird chemisch, thermisch, durch Ionenimplantation oder reaktive Plasmatechnik gehärtet, nachdem in ihr ein gewünschtes Hauptmuster ausgebildet wurde. Nachdem die Muster der Ausschnitte gebildet sind, wird die Photoresistschicht ausgehärtet, damit sie unlöslich wird. Auf die Photoresistschicht (14) kann weiterhin eine selektiv abblockende Schicht herkömmlichen Photomaterials zur Bildung von Blöcken (26) und (28) aufgetragen werden, wodurch bei der nachfolgenden Ionenimplantation in bestimmten Ausschnitten (z. B. 18 und 22) die Implantation verhindert wird und in anderen Ausschnitten (z. B. 16, 20 und 24) die Implantation ausgeführt werden kann.

摘要翻译： 为了产生一个硬化的光致抗蚀剂掩模形成用作用于特定区域的选择性阻断的主掩模（2）沉积光致抗蚀剂材料（14）的氧化涂层或裸露的半导体基板上。 光致抗蚀剂层（14）在化学上，通过离子注入或反应等离子体技术热固化时，已经在其形成所希望的主图案后。 形成切口的图案之后，光致抗蚀剂层被固化，使得它是不溶性的。 光致抗蚀剂层（14）可进一步施加选择性地阻挡层的常规的卤化银感光材料，以形成块（26）和（28），由此在某些切口（例如18和22）随后的离子注入，注入被阻止，而在另一切口 （例如，16，20和24），可以执行该注入。

公开(公告)号：EP0002486A1

公开(公告)日：1979-06-27

申请号：EP78101565.6

申请日：1978-12-05

申请人： International Business Machines Corporation

发明人： Bertin, Claude Louis

IPC分类号： H01L29/62 ,  G11C11/40 ,  H01L27/10 ,  H03K3/353

CPC分类号： H01L27/11 ,  G11C7/20 ,  H01L29/435 ,  H03K3/356 ,  H03K3/35606 ,  Y10S257/904

摘要： Es wird eine statische Speicherzelle aus zwei Feldeffekttransistoren beschrieben, deren Elektroden untereinander und/oder mit Ansteuer-, Ein- und Ausgangsleitungen in einen Speicherzellenverband oder in einer Anordnung aus vielen steuerbaren logischen Schaltungen in Verbindung stehen, wobei die Feldeffekttransistoren der Speicherzelle mit einer als Widerstand ausgebildeten Gate-Elektrode ausgerüstet sind. Das als Widerstand ausgebildete Gate ist über dem Kanalbereich angeordnet und trennt die Source-, Drain-Diffusionen voneinander, die aus polykristallinem Silicium mit hohem Widerstandswert bestehen.

摘要翻译： 它是由两个场效应晶体管静态存储器单元，其中所述电极是彼此描述和/或与致动，在存储器单元关联或在连接的许多可控逻辑电路的布置的输入和输出线，所述形成所述存储器单元的场效应晶体管与电阻 设置栅电极。 所形成的电阻栅极设置在所述沟道区和分离所述源极，漏极彼此的扩散，其由具有高电阻值的多晶硅。

公开(公告)号：EP0118669B1

公开(公告)日：1992-03-25

申请号：EP84100445.0

申请日：1984-01-17

申请人： International Business Machines Corporation

发明人： Blount, Frederick Thomas ,  Capowski, Robert Stanley ,  Casper, Daniel Francis ,  DelSonno, Lawrence Ralph ,  Geller, Robert Franklin ,  Kusmiss, Joseph Michael ,  Zimmerman, Terrence Keith

IPC分类号： G06F13/12

CPC分类号： G06F13/126