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    Stacked etch fabrication of cross-point EPROM arrays
    11.
    发明公开
    Stacked etch fabrication of cross-point EPROM arrays 失效
    GestapeltesÄtzverfahrenfürKoppelpunkt-EPROM-Matrizen。

    公开(公告)号：EP0509697A2

    公开(公告)日：1992-10-21

    申请号：EP92303038.1

    申请日：1992-04-07

    申请人： NATIONAL SEMICONDUCTOR CORPORATION

    发明人： Bergemont, Albert M.

    IPC分类号： H01L27/115 ,  H01L21/82

    CPC分类号： H01L27/11526 ,  H01L27/105 ,  H01L27/11536

    摘要： Two process flows are disclosed for the stacked etch fabrication of an EPROM array that utilizes cross-point cells with internal access transistors. In each process flow, the edges of the polysilicon 1 floating gates parallel to the polysilicon 2 word line are self-aligned to the word line, eliminating parasitic polysilicon 2 transistors and process requirements for coping with such transistors.

    摘要翻译： 公开了利用具有内部存取晶体管的交叉点单元的EPROM阵列的堆叠蚀刻制造的两个工艺流程。 在每个工艺流程中，平行于多晶硅2字线的多晶硅1浮动栅极的边缘与字线自对准，消除寄生多晶硅2晶体管和处理这些晶体管的工艺要求。

    Contactless flash EPROM cell using a standard row decoder
    12.
    发明公开
    Contactless flash EPROM cell using a standard row decoder 失效
    Kontaktlose Flash-EPROM-ZELLE mit Standardzeilendekodierer。

    公开(公告)号：EP0509696A2

    公开(公告)日：1992-10-21

    申请号：EP92303037.3

    申请日：1992-04-07

    申请人： NATIONAL SEMICONDUCTOR CORPORATION

    发明人： Bergemont, Albert M.

    IPC分类号： H01L27/115

    CPC分类号： H01L27/11526 ,  H01L27/105 ,  H01L27/11536

    摘要： A contactless EPROM cell array in accordance with the present invention comprises an N+ source line formed in the silicon substrate. First and second N+ drain lines are formed in parallel with and spaced-apart from the source line on opposite sides of the source line. First and second field oxide strips are formed in parallel with but spaced-apart from the first and second drain lines, respectively, such that the source line/drain line structure is bounded on both sides by the first and second field oxide strips to separate this structure from adjacent similar source/drain line structures. First and second polysilicon 1 lines overlie the channel regions between the first drain line and the source line and the second drain line and the source line, respectively, and are separated therefrom by a first layer of dielectric material. A plurality of spaced-apart, parallel polysilicon 2 word lines overlie and run perpendicular to the first and second polysilicon 1 lines and are spaced-apart therefrom by a second dielectric material. Thus, the EPROM cells of the array are defined at each crossing of the polysilicon 1 lines and the polysilicon 2 word lines.

    摘要翻译： 根据本发明的非接触EPROM单元阵列包括形成在硅衬底中的N +源极线。 第一和第二N +漏极线与源极线的相对侧上的源极线平行并间隔地形成。 第一和第二场氧化物条分别形成为与第一和第二漏极线平行但间隔开，使得源极线/漏极线结构在两侧由第一和第二场氧化物条限定，以将该 来自相邻类似的源极/漏极线结构的结构。 第一和第二多晶硅1线分别覆盖在第一漏极线和源极线以及第二漏极线和源极线之间的沟道区域，并且通过第一介电材料层分离。 多个间隔开的平行多晶硅2字线覆盖并垂直于第一和第二多晶硅1线延伸并且通过第二电介质材料与其间隔开。 因此，在多晶硅1线和多晶硅2字线的每个交叉处限定阵列的EPROM单元。

    Procédé de fabrication d'un circuit intégré et notamment d'une mémoire eprom comportant deux composants distincts isolés électriquement.
    14.
    发明公开
    Procédé de fabrication d'un circuit intégré et notamment d'une mémoire eprom comportant deux composants distincts isolés électriquement. 失效
    具有两个不同，电绝缘部件制造集成电路，特别是EPROM存储器的方法。

    公开(公告)号：EP0206929A1

    公开(公告)日：1986-12-30

    申请号：EP86401321

    申请日：1986-06-17

    申请人： COMMISSARIAT ENERGIE ATOMIQUE

    发明人： HARTMANN JOEL ,  MARTIN FRANCOIS

    IPC分类号： H01L27/112 ,  H01L21/28 ,  H01L21/8246 ,  H01L21/8247 ,  H01L27/10 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792 ,  H01L21/82 ,  H01L29/60

    CPC分类号： H01L27/11526 ,  H01L21/28273 ,  H01L27/11536

    摘要： 1. Process for the production, on a semiconductor substrate (8), of an integrated circuit having at least two separate electrically insulated components, a first component (2) having a first insulant (10) surmounted by first (12) and second (14) stacked gates, which are separated by a second insulant (16), and a second component (22) having a third insulant (30) surmounted by a third gate (28), the first (10), second (16) and third (30) insulants having different, clearly defined thicknesses, characterized in that it comprises the following stages : a) producing a first insulant layer (110) on the substrate (8), b) covering the first insulant layer (110) with a first conductive layer (112), in which the first gate (12) will be formed, c) formation of a second insulant layer (112) on the first conductive layer (116), d) carrying out a first etching of the second insulant layer (116) and the first conductive layer (112) so as to only retain said second insulant and said conductive material in the region in which the first component will be produced, e) elimination of the first insulant layer (110) region located at the point where the second component will be produced, f) producing a third insulant layer (130) in said location, g) covering the structure obtained with a second conductive layer (114), h) producing the second (14) and third (28) gates by etching the second conductive layer (114) and i) producing the first gate (12) with the aid of a second etching of the second insulant layer (116) and the first conductive layer (112).

    摘要翻译： 1.工艺进行生产，在具有至少两个分开的电绝缘部件，第一部件（2）具有由第一（12）顶上的第一绝缘材料（10）和第二集成电路的半导体衬底（8）（ 14）层叠栅，其通过由第三栅极（28顶上的第二绝缘材料（16），和一个第二部件（22）具有第三隔热材料（30）），所述第一（10分离），第二（16）和 第三（30）insulants具有不同的，明确定义的厚度，dadurch gekennzeichnet，DASS它包括以下阶段：a）制备（8），b）盖着与所述第一绝缘材料层（110）在所述衬底上的第一绝缘材料层（110） 第一导电层（112），其中所述第一栅极（12）将形成，c）将第一导电层（116）上的第二绝缘材料层（112）的形成，d）进行所述第二绝缘材料的第一蚀刻 层（116）和所述第一导电层（112），以便只保留所述第二绝缘材料和所述导电材料钓鱼 人，（在其中，所述第一组件将被产生，E的区域）位于其中，所述第二组件将被产生的点消除所述第一绝缘材料层（110）的区域中，f）产生第三绝缘材料层130）的所述位置 ，G）覆盖产生所述第二（14）和第三（28）门通过蚀刻所述第二导电层（114与第二导电层（114）获得的结构中，h））和i）的制造第一栅极（12）与 所述第二绝缘材料层（116）和所述第一导电层（112）的第二蚀刻的帮助。

    Semiconductor device including nonvolatile memory
    16.
    发明公开
    Semiconductor device including nonvolatile memory 审中-公开
    半导体器件包括非易失性存储器

    公开(公告)号：EP2346076A3

    公开(公告)日：2017-05-03

    申请号：EP11162973.9

    申请日：2004-01-16

    申请人： Kabushiki Kaisha Toshiba

    发明人： Takebuchi, Masataka ,  Arai, Fumitaka

    IPC分类号： H01L27/105 ,  H01L21/8238 ,  H01L27/11546 ,  H01L27/11539 ,  H01L27/11536 ,  H01L27/11529 ,  H01L21/8246 ,  H01L27/112

    CPC分类号： H01L21/823857 ,  H01L27/112 ,  H01L27/1122 ,  H01L27/11529 ,  H01L27/11536 ,  H01L27/11539 ,  H01L27/11546

    摘要： A semiconductor device, comprising: a semiconductor substrate (30); a nonvolatile memory cell (47) including a first MOS transistor having a first gate formed on the semiconductor substrate, the first gate being a layered gate structure having a first gate insulating film (32), a first gate electrode film (33), a second gate insulating film (34), a second gate electrode film (44), and a source and a drain (46) formed in the semiconductor substrate to interpose a surface region of the semiconductor substrate beneath the first gate; and a logic circuit including a plurality of second MOS transistors, each of the second MOS transistors having a second gate formed on the semiconductor substrate, the second gate being a gate structure having a third gate insulating film and a second gate electrode film, and a source and a drain formed in the semiconductor substrate to interpose a surface region of the semiconductor substrate beneath the second gate, the plurality of second MOS transistors including at least a second MOS transistor having a third gate insulating film of a first thickness (38), a second MOS transistor having a third gate insulating film of a second thickness (40) and a second MOS transistor having a third gate insulating film of a third thickness (42); wherein the first thickness is thicker than the second thickness and the second thickness is thicker than the third thickness, and a thickness of the second gate insulating film is thicker than the second thickness and thinner than the first thickness.

    摘要翻译： 一种半导体器件，包括：半导体衬底（30）; 包括第一MOS晶体管的非易失性存储单元（47），所述第一MOS晶体管具有形成在所述半导体衬底上的第一栅极，所述第一栅极是具有第一栅极绝缘膜（32）的分层栅极结构，第一栅电极膜（33）， 第二栅极绝缘膜（34），第二栅极电极膜（44）以及在半导体衬底中形成的源极和漏极（46），以将半导体衬底的表面区域置于第一栅极下方; 以及包括多个第二MOS晶体管的逻辑电路，每个第二MOS晶体管具有形成在半导体衬底上的第二栅极，第二栅极是具有第三栅极绝缘膜和第二栅极电极膜的栅极结构，以及 源极和漏极，形成在所述半导体衬底中以将所述半导体衬底的表面区域置于所述第二栅极下方，所述多个第二MOS晶体管至少包括具有第一厚度（38）的第三栅极绝缘膜的第二MOS晶体管， 第二MOS晶体管，具有第二厚度的第三栅极绝缘膜和具有第三厚度的第三栅极绝缘膜的第二MOS晶体管; 其中，所述第一厚度比所述第二厚度厚且所述第二厚度比所述第三厚度厚，并且所述第二栅极绝缘膜的厚度比所述第二厚度厚且比所述第一厚度薄。

    Method of making a logic transistor and a non-volatile memory (nvm) cell
    17.
    发明公开
    Method of making a logic transistor and a non-volatile memory (nvm) cell 有权
    一种用于制造逻辑晶体管和非易失性存储器（NVM）单元处理

    公开(公告)号：EP2725607A3

    公开(公告)日：2016-08-17

    申请号：EP13188538.6

    申请日：2013-10-14

    申请人： Freescale Semiconductor, Inc.

    发明人： Shroff, Mehul ,  Hall, Mark D

    IPC分类号： H01L21/8239 ,  H01L27/105

    CPC分类号： H01L21/28273 ,  H01L21/28282 ,  H01L27/11534 ,  H01L27/11536 ,  H01L27/11573 ,  H01L29/66545

    摘要： An oxide-containing layer (18) is formed directly on a semiconductor layer (12) in an NVM region (14), and a first partial layer (20) of a first material is formed over the oxide-containing layer in the NVM region. A first high-K dielectric layer (22) is formed directly on the semiconductor layer in a logic region (16). A first conductive layer (24) is formed over the first dielectric layer in the logic region. A second partial layer (26) of the first material is formed directly on the first partial layer in the NVM region and over the first conductive layer in the logic region. A logic device is formed in the logic region. An NVM cell is formed in the NVM region, wherein the first and second partial layer together are used to form one of a charge storage layer (28) if the cell is a floating gate cell or a select gate (28) if the cell is a split gate cell.

    摘要翻译： 含氧化物层（18）直接形成NVM区域（14）的半导体层（12），以及第一材料的第一部分层（20）上形成在NVM区域中的含氧化物层上 ， 第一高K电介质层（22）直接形成在逻辑区域（16）在半导体层上。 的第一导电层（24）形成在逻辑区域中的第一介电层上方。 所述第一材料的第二局部层（26）被直接形成在所述NVM区域中的第一部分层以及在所述逻辑区域中的第一导电层。 逻辑设备在逻辑区域中形成。 NVM单元是形成在所述NVM区域，worin所述第一和第二部分层一起被用于形成电荷存储层（28），如果所述细胞是浮动栅极单元或选择栅极（28），如果小区是一个 分裂栅极细胞。