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    VBB reference for pumped substrates
    53.
    发明公开
    VBB reference for pumped substrates 失效
    VBB-ReferenzfürspannungsgepümptesSubstrat

    公开(公告)号：EP0732796A2

    公开(公告)日：1996-09-18

    申请号：EP96200598.9

    申请日：1996-03-08

    申请人： LATTICE SEMICONDUCTOR CORPORATION

    发明人： Gorecki, James ,  Lall, Ravindar ,  Lefferts, Robert B.

    IPC分类号： H02M3/07

    CPC分类号： G11C5/146 ,  G05F3/205 ,  G05F3/262 ,  H02M3/07

    摘要： An embodiment of a pumped substrate system includes an oscillator, capacitive pump, comparing circuit, and a level shifter. The level shifter is coupled between the substrate and the positive input lead of the comparator and shifts the voltage level present on the substrate by a voltage Vbg. The comparator compares ground potential to the shifted substrate voltage. The oscillator, capacitive pump and comparing circuit form a negative feedback loop which operates to maintain the substrate voltage substantially equal to -Vbg. In one embodiment, the level shifter includes a band gap reference.

    摘要翻译： 泵浦衬底系统的实施例包括振荡器，电容泵，比较电路和电平转换器。 电平移位器耦合在比较器的衬底和正输入引线之间，并且通过电压Vbg将存在于衬底上的电压电平移位。 比较器将接地电位与移位的衬底电压进行比较。 振荡器，电容泵和比较电路形成负反馈回路，其操作以将衬底电压维持在基本上等于-Vbg。 在一个实施例中，电平移位器包括带隙基准。

    IN-SYSTEM PROGRAMMABLE LOGIC DEVICE
    55.
    发明公开
    IN-SYSTEM PROGRAMMABLE LOGIC DEVICE 失效
    在系统可编程逻辑器件。

    公开(公告)号：EP0267271A1

    公开(公告)日：1988-05-18

    申请号：EP87903607.0

    申请日：1987-05-12

    申请人： LATTICE SEMICONDUCTOR CORPORATION

    发明人： RUTLEDGE, David, Lee ,  DARLING, Roy. D. ,  TURNER, John, E.

    IPC分类号： G06F7 ,  G01R31 ,  G11C16 ,  G11C17 ,  H03K19

    CPC分类号： G01R31/318516 ,  H03K19/17704 ,  H03K19/17748 ,  H03K19/1776 ,  H03K19/17772 ,  H03K19/1778

    摘要： Dispositif logique programmable après installation pouvant être configuré ou reconfiguré après son installation dans le système d'un utilisateur. Le dispositif décrit utilise des cellules de mémoire rémanente (455) telles que des transistors à porte flottante en tant qu'éléments programmables, et est donc à même de sauvegarder de manière virtuellement illimitée une configuration logique programmée particulière pendant l'état hors-tension. Le dispositif peut être utilisé dans un état normal et dans plusieurs états utilitaires permettant de reconfigurer le dispositif. L'état du dispositif est commandé par un automate fini interne (520) qui exécute plusieurs équations d'état dont les variables sont les niveaux logiques de commande de deux broches spécialisées et l'état actuel du dispositif. Une broche (470) du dispositif reçoit en série des données d'entrée qui chargent la bascule électronique (505) d'un registre à décalage. Le contenu de la bascule (505) est utilisé pour sélectionner une rangée particulière de cellules à programmer, de même que le niveau logique auquel les cellules sélectionnées doivent être programmées. Les entrées et les sorties normales du dispositif sont isolées de ce dernier pendant les états utilitaires, de sorte que le système de l'utilisateur n'interfère pas avec le fonctionnement du dispositif pendant les états utilitaires. Un circuit survolteur (530) produit le niveau de haute tension nécessaire pour programmer les transistors à porte flottante utilisés en tant que cellules de mémoire du dispositif, et est alimenté par la tension d'alimentation du dispositif, ce qui permet de réduire le nombre nécessaire de broches du dispositif. En programmant une cellule de mémoire particulière, l'utilisateur peut sélectionner l'état des sorties du dispositif pendant les états utilitaires et ceci soit sous la forme d'une condition de verrouillage de données actuelles, soit dans une condition à trois états.

    A programmable logic device with limited sense currents and noise isolation
    56.
    发明公开
    A programmable logic device with limited sense currents and noise isolation 失效
    具有有限感知和噪声隔离的可编程逻辑器件

    公开(公告)号：EP0194091A3

    公开(公告)日：1987-12-16

    申请号：EP86301338

    申请日：1986-02-25

    申请人： LATTICE SEMICONDUCTOR CORPORATION

    发明人： Turner, John E.

    IPC分类号： H03K19/177

    CPC分类号： H03K19/1776 ,  H03K19/17704 ,  H03K19/17764 ,  H03K19/1778

    摘要： A programmable logic device is disclosed which is adapted to isolate the Miller capacitances of erased memory cells from the product terms and to limit the cell current drawn through the product term sense amplifiers. The invention substantially reduces the row switching noise coupled onto the product terms, allows high speed sense amplifier operation, and significantly reduces the power dissipated by the device. In accordance with the invention, the electrically erasable sense transistor M2 for each memory cell is disposed between the cell select transistor M1 and the product term sense amplifier, thereby isolating the Miller. capacitance associated with the select transistor from the sense amplifier when the cell is in the erased (nonconductive) state. Separate product term ground lines 35 are provided for each product term 30. A current limiter connects each product term ground line to ground, and is adapted to limit the current flow through each product term to a predetermined maximum level, typically about the maximum current level which may be passed through one conductive memory cell.

    Improved programmable logic device
    57.
    发明公开
    Improved programmable logic device 失效
    所述可编程逻辑器件。

    公开(公告)号：EP0196771A2

    公开(公告)日：1986-10-08

    申请号：EP86301336.3

    申请日：1986-02-25

    申请人： LATTICE SEMICONDUCTOR CORPORATION

    发明人： Turner, John E. ,  Rutledge, David L.

    IPC分类号： H03K19/177 ,  G06F11/26

    CPC分类号： H03K19/1736 ,  G01R31/318516 ,  H03K19/17704 ,  H03K19/1776 ,  H03K19/17764 ,  H03K19/17776 ,  H03K19/1778

    摘要： An improved programmable logic device (PLD) is disclosed which employs electrically erasable memory cells which can be programmed and erased at high speed. The PLD memory cells comprise floating gate transistors as the storage elements, which are programmed and erased by Fowler-Nordheim tunneling. The PLD includes a serial register latch (SRL) 30 which is coupled to the product terms of the PLD array 10. Input programming data for a selected row of the array is serially entered into the SRL 1 0, and during a programming cycle the SRL data is employed to simultaneously program the storage elements of the selected row to either the enhancement mode or the depletion mode. The data programmed into the array 10 may be verified at high speed. The status of each of the cells in the selected row can be sensed using the normal sense amplifiers and loaded into the SRL 30 in parallel, and thereafter serially shifted out of the PLD for external verification. The PLD output logic and sense amplifiers can be functionally validated independent of the data in the array. Test data such as apparent array patterns are serially loaded into the SRL, and thereafter forced onto the normal sense amplifier inputs, propagated through the output logic and read out of the device output pin.