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    High-speed multi-port FIFO buffer circuit
    81.
    发明公开
    High-speed multi-port FIFO buffer circuit 失效
    Hochgeschwindigkeitsmultiport-FIFO-Pufferschaltung。

    公开(公告)号：EP0492025A1

    公开(公告)日：1992-07-01

    申请号：EP90811013.3

    申请日：1990-12-20

    申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION

    发明人： Denzel, Wolfgang Emil, Dr.-Ing. ,  Engbersen, Antonius J.P., Dr.-Ing.

    IPC分类号： G06F5/06 ,  H04L12/56

    CPC分类号： G06F5/16 ,  H04L49/3027 ,  H04L49/3081 ,  H04L49/503 ,  H04L2012/5681

    摘要： A buffer memory for use in the output queue of a packet switching network is described. The buffer consists of two separate memories (160, 170, 260, 270) connected through a multiplexer (310) to the output of the switch. A memory access control (120, 220) processes the incoming data which arrives on only some of the input lines (130,230) and outputs it on adjacent output lines (140, 150, 240 250). The data is written concurrently into consecutive memory locations in one of the two memories (160, 170, 260, 270).

    摘要翻译： 描述了用于分组交换网络的输出队列的缓冲存储器。 缓冲器由通过多路复用器（310）连接到开关的输出的两个单独的存储器（160,170,260,270）组成。 存储器访问控制（120,220）处理仅在一些输入线（130,230）上到达的输入数据，并将其输出到相邻输出线（140,150,240250）上。 数据被同时写入到两个存储器（160,170,260,270）中的一个存储器中的连续存储器位置中。