公开(公告)号：EP0229144A1

公开(公告)日：1987-07-22

申请号：EP86904285.0

申请日：1986-07-11

申请人： ANAMARTIC LIMITED

发明人： BRENT, Michael ,  MACDONALD, Neal

IPC分类号： G06F11 ,  G11C7 ,  G11C8 ,  G11C11 ,  G11C29

CPC分类号： G11C8/00 ,  G11C7/00 ,  G11C7/22 ,  G11C8/12 ,  G11C8/18 ,  G11C11/406 ,  G11C29/006

摘要： Une mémoire à circuit intégré à l'échelle d'une tranche comprend quelques centaines de modules (10) qui peuvent être connectés dans une longue chaîne par des commandes envoyées aux modules le long d'un chemin de transmission établi par des entrées de modules (XINN, XINE, XINS, XINW) à partir de modules voisins et de sorties vers ces modules (XOUTN, XOUTE, XOUTS, XOUTW), seul l'un d'eux est validé par l'un des quatre signaux de sélection (SELN, SELE, SELS, SELW) agissant à la fois sur une logique d'un chemin de transmission (20) et sur une logique d'un chemin de réception (21) dans un chemin de retour. Chaque module comprend une logique de configuration (22) qui décode des commandes fournissant les signaux de sélection (SELN, etc), un signal de LECTURE et un signal d'ECRITURE. La logique de configuration (22) est adressée lorsqu'un bit est présenté à celle-ci par le chemin de transmission simultanément avec excitation d'un signal (CMND) qui est envoyé de manière générale à tous les modules. La logique de configuration d'adresse synchronise le bit le long d'un registre à décalage et la commande sélectionnée est déterminée par la position du bit au moment où le signal globale (CMND) est terminé. Chaque module comprend une unité de mémoire (23) contenant un compteur d'adresse à déroulement libre. Lorsque la commande ECRITURE apparaît, un flot de données sur le chemin de transmission est mémorisé dans la mémoire. Lorsque la commande LECTURE apparaît, le contenu de la mémoire est extrait de la mémoire et passe sur le chemin retour. La régénération de la mémoire s'effectue d'une manière conventionnelle sous la commande du compteur d'adresse à déroulement libre. De manière à éviter la présence d'un courant fort dans l'un quelconque des conducteurs de distribution d'alimentation sur la tranche, les cycles de comptage des compteurs d'adresse à déroulement libre sont alternés.

公开(公告)号：EP0457819A1

公开(公告)日：1991-11-27

申请号：EP90903208.0

申请日：1990-02-13

申请人： ANAMARTIC LIMITED

发明人： OLDAY, Stephen, Charles Anamartic limited ,  NEISH, Gordon, Blair Anamartic Limited

IPC分类号： G11C29 ,  G06F11

CPC分类号： G11C29/88 ,  G11C29/006 ,  G11C29/86

摘要： Une mémoire à accès sélectif, adressable par ligne et colonne, est adressée par une source d'adresses binaires définissant un espace d'adresses linéaire via les décodeurs de lignes et de colonnes sensibles à des groupes respectifs de bits de la source d'adresse pour adresser respectivement des lignes et colonnes individuelles de la mémoire. Les bits sont permutés entre la source d'adresse et les décodeurs de sorte qu'au moins les bits de poids fort de la source d'adresse soient appliqués en alternance à des décodeurs de ligne et de colonne. L'accès à la mémoire se fait ainsi dans des blocs rectangulaires appelés carreaux, qui, en raison de l'imbrication des bits, sont disposés en une configuration à carreaux se décalant en alternance dans le sens des lignes et dans le sens des colonnes.

公开(公告)号：EP0231237A1

公开(公告)日：1987-08-12

申请号：EP86904286.0

申请日：1986-07-11

申请人： ANAMARTIC LIMITED

发明人： BRENT, Michael

IPC分类号： G06F12 ,  G06F11 ,  G06F13 ,  G11C7 ,  G11C8 ,  G11C11 ,  G11C29 ,  H01L27

CPC分类号： G11C11/406 ,  G11C7/00 ,  G11C7/22 ,  G11C8/00 ,  G11C8/12 ,  G11C8/18 ,  G11C29/006

摘要： Un circuit intégré à l'échelle d'une tranche comprend plusieurs centaines de modules (10) qui peuvent être connectés suivant une longue chaîne par des commandes envoyées aux modules le long d'un chemin de transmission établi par des entrées de modules (XINN, XINE, XINS, XINW) à partir des modules voisins et des sorties vers ces derniers (XOUTN, XOUTE, XOUTS, XOUTW), seul l'un d'eux étant validé par l'un des quatre signaux de sélection (SELN, SELE, SELS, SELW) agissant à la fois sur la logique du chemin de transmission (20) et sur la logique du chemin de réception (21) d'un chemin de retour. Une unité de mémoire à accès sélectif (RAM) (23) peut être validée par la commande ECRITURE pour écrire un bloc de données envoyées à RID via le chemin de transmission et peut être validée par la commande LECTURE pour lire un bloc de données envoyées à ROD et revenant par le chemin retour. L'établissement des signaux SELN, etc, LECTURE et ECRITURE est effectué par la logique de configuration (22) qui comprend un registre à décalage et est sensible à un signal de mode de commande (CMND) sur une ligne qui va à tous les modules en parallèle. Si, lorsque CMND est excité, le bit présent dans le chemin de transmission possède la valeur logique 0, le module n'est pas adressé. Si le bit est 1, le module est adressé et le bit est verrouillé comme un jeton dans la logique du chemin de transmission (20). La logique de configuration synchronise alors le jeton de bit 1 sur son registre à décalage jusqu'à ce que le signal de commande CMND baisse à nouveau. Les six premiers étages du registre à décalage fournissent respectivement les signaux SELN, SELE, SELS, SELW, READ (LECTURE) et WRITE (ECRITURE), et la position du jeton, lorsque le signal de commande CMND baisse, détermine quel signal de commande est produit. Le registre à décalage possède d'autres étages pour établir un signal ACR et remettre à l'état initial un compteur d'adresse dans l'unité de mémoire à accès sélectif (RAM) (23) et pour basculer RPON qui commande l'alimentation de

公开(公告)号：EP0231237B1

公开(公告)日：1991-09-25

申请号：EP86904286.1

申请日：1986-07-11

申请人： ANAMARTIC LIMITED

发明人： BRENT, Michael

IPC分类号： G11C7/00 ,  G11C8/00 ,  G06F11/20

CPC分类号： G11C11/406 ,  G11C7/00 ,  G11C7/22 ,  G11C8/00 ,  G11C8/12 ,  G11C8/18 ,  G11C29/006

摘要： A wafer-scale integrated circuit comprises a few hundred modules (10) which can be connected into a long chain by commands sent to the modules along a transmit path set up by way of module inputs (XINN, XINE, XINS, XINW) from neighbouring modules and outputs thereto (XOUTN, XOUTE, XOUTS, XOUTW), only one of which is enabled by one of four selection signals (SELN, SELE, SELS, SELW) acting both on transmit path logic (20) and on receive path logic (21) in a return path. A RAM unit (23) can be enabled by WRITE to write a block of data sent to RID via the transmit path and can be enabled by READ to read a block of data to ROD for return along the return path. The provision of SELN, etc READ and WRITE is effected by configuration logic (22) which includes a shift register and is responsive to a command mode signal (CMND), on a line which runs to all modules in parallel. If, when CMND is asserted the bit currently in the transmit path is logic 0, the module is not addressed. If the bit is 1, the module is addressed and the bit is latched as a token within the XMIT path logic (20). The configuration logic then clocks the 1 bit token along its shift register until CMND goes low again. The first six stages of the shift register provide SELN, SELE, SELS, SELW, READ and WRITE respectively and the position of the token when CMND goes low determines which command is generated. The shift register has further stages for providing a signal ACR to reset an address counter in the RAM unit (23) and for toggling RPON which controls the power supply to the RAM unit (23) via a transistor switch.

公开(公告)号：EP0424979A2

公开(公告)日：1991-05-02

申请号：EP90121700.0

申请日：1987-03-18

申请人： ANAMARTIC LIMITED

发明人： Sinclair, Alan Welsh

IPC分类号： G06F11/20 ,  G06F12/06 ,  G11C8/00

CPC分类号： G11C29/006

摘要： The wafer scale integrated circuit arises an array of undiced chips or modules 10, each of which includes a data storing or processing circuit, e.g. a dyamic RAM, and configuration logic. Channels 11 for data and control signals exists between each module and its N, S, E, and W neighbours and a target module in the array may be addressed by setting up a path 12 through the array from an entry module to the target module. To address a target module the link commands are transmitted from module to module in parallel, each module responds to the command at the least significant end and strips it off by a shift of the bands in the least significant direction before the commands pass to the next module. A control circuit for addressing modules in the array at random forms a unique set of link cob for each module to be addressed, these command sets being such that the paths to the various modules form a densely branching tree commencing from the entry module.

摘要翻译： 晶片级集成电​​路产生一系列未切片的芯片或模块10，每个芯片或模块10包括数据存储或处理电路，例如数据存储或处理电路。 动态RAM和配置逻辑。 用于数据和控制信号的通道11存在于每个模块与其N，S，E和W邻居之间，并且可以通过从入口模块到目标模块设置通过阵列的路径12来寻址阵列中的目标模块。 为了寻址目标模块，链路命令从模块到模块并行发送，每个模块响应最小有效端的命令，并且在命令传递到下一个命令之前通过频带的最小有效方向的移位将其关闭 模块。 用于随机地对阵列中的模块进行寻址的控制电路为每个要被寻址的模块形成一组唯一的链接，这些命令集使得到各个模块的路径从入口模块开始形成密集分支的树。

公开(公告)号：EP0416714A2

公开(公告)日：1991-03-13

申请号：EP90202616.0

申请日：1986-07-11

申请人： ANAMARTIC LIMITED

发明人： Brent, Michael

IPC分类号： G11C8/00

CPC分类号： G11C11/406 ,  G11C7/00 ,  G11C7/22 ,  G11C8/00 ,  G11C8/12 ,  G11C8/18 ,  G11C29/006

摘要： A wafer-scale integrated circuit comprises a few hundred modules 10 which can be connected into a long chain by commands sent to the modules along a transmit path set up by way of module inputs XINN, XINE, XINS, XINW from neighbouring modules and outputs thereto XOUTN, XOUTE, XOUTS, XOUTW, only one of which is enabled by one of four selection signals SELN, SELE, SELS, SELW acting both on transmit path logic 20 and on receive path logic 21 in a return path. A RAM unit 23 can be enabled by WRITE to write a block of data sent to RID via the transmit path and can be enabled to READ to read a block of data to ROD for return along the return path. The provision of SELN, etc READ and WRITE is effected by configuration logic 22 which includes a shift register and is responsive to a command mode signal CMND, on a line which runs to all modules in parallel.

摘要翻译： 晶片级集成电​​路包括几百个模块10，其可以通过沿着由相邻模块的模块输入XINN，XINE，XINS，XINW设置的发送路径发送到模块的命令连接到长链，并且向其输出 XOUTN，XOUTE，XOUTS，XOUTW中，只有其中之一由在返回路径中作用于发送路径逻辑20和接收路径逻辑21上的四个选择信号SELN，SELE，SELS，SELW之一起作用。 RAM单元23可以通过写入使能，以通过发送路径写入发送到RID的数据块，并且可以使其能够读取以将数据块读取到ROD以沿返回路径返回。 提供SELN等READ和WRITE由包括移位寄存器的配置逻辑22在对所有模块并行运行的一行上响应命令模式信号CMND来实现。

公开(公告)号：EP0225366A1

公开(公告)日：1987-06-16

申请号：EP86903515.0

申请日：1986-06-09

申请人： ANAMARTIC LIMITED

发明人： SINCLAIR, Alan, Welsh 102 Lamb's Lane

IPC分类号： G11C11 ,  G11C8

CPC分类号： G11C11/39 ,  G11C8/04 ,  G11C8/12

摘要： Eléments de mémoire permettant la modification des données mémorisées au moyen d'une ligne de données et de lignes d'adresses. Les données sont contenues sous forme d'une charge appliquée sur un organe de mémorisation de charge et sont lues en détectant l'état de l'organe de commutation commandé par l'organe de mémorisation de charge. L'état de l'organe de commutation est détecté au moyen de la ligne de données et d'une ligne d'adresses.

公开(公告)号：EP0229144B1

公开(公告)日：1992-01-15

申请号：EP86904285.3

申请日：1986-07-11

申请人： ANAMARTIC LIMITED

发明人： BRENT, Michael ,  MACDONALD, Neal

IPC分类号： G11C7/00 ,  G11C8/00 ,  G11C11/406 ,  G06F11/20

CPC分类号： G11C8/00 ,  G11C7/00 ,  G11C7/22 ,  G11C8/12 ,  G11C8/18 ,  G11C11/406 ,  G11C29/006

摘要： A wafer scale integrated circuit comprises a few hundred modules (10) which can be connected into a long chain by commands sent to the modules along a transmit path set up by way of module inputs (XINN, XINE, XINS, XINW) from neighbouring modules and outputs thereto (XOUTN, XOUTE, XOUTS, XOUTW), only one of which is enabled by one of four selection signals (SELN, SELE, SELS, SELW) acting both on transmit path logic (20) and on receive path logic (21) in a return path. Each module includes configuration logic (22) which decodes commands providing the selection signals (SELN, etc), a READ signal and a WRITE signal. The configuration logic (22) is addressed when a bit is presented thereto by the transmit path simultaneously with assertion of a signal (CMND) which is supplied globally to all modules. The address configuration logic clocks the bit along a shift register and the selected command is determined by the position of the bit at the time that the global signal (CMND) is terminated. Each module includes a memory unit (23) including a free running address counter. When the WRITE command appears a data stream on the transmit path is read into the memory. When READ appears, the contents of the memory are read out onto the return path. Memory refresh occurs conventionally under control of the free-running address counter. In order to avoid heavy current in any of the power distribution conductors on the wafer, the count cycles of the free-running address counters are staggered.

公开(公告)号：EP0261164B1

公开(公告)日：1991-07-24

申请号：EP87901599.8

申请日：1987-03-18

申请人： ANAMARTIC LIMITED

发明人： SINCLAIR, Alan, Welsh

IPC分类号： G06F11/20

CPC分类号： G11C29/006

摘要： The wafer scale integrated circuit comprises an array of undiced chips or modules (10), each of which includes a data storing or processing circuit, e.g. a dynamic RAM, and configuration logic. Channels (11) for data and control signals exist between each module and its (N, S, E and W) neighbours and a target module in the array may be addressed by setting up a path (12) through the array from an entry module to the target module. The addressing is effected by sending a stream of link commands, each of which tells a module to link on to its (N, S, E or W) neighbour. Each module responds to the first command of the stream and then sends on the stream stripped of this first command. In an alternative embodiment the link commands are transmitted from module to module in parallel, each module responds to the command at the least significant end and strips it off by a shift of the commands in the least significant direction before the commands pass to the next module. A control circuit for addressing modules in the array at random forms a unique set of link commands for each module to be addressed, these command sets being such that the paths to the various modules form a densely branching tree commencing from the entry module.

公开(公告)号：EP0378613A1

公开(公告)日：1990-07-25

申请号：EP89906418.0

申请日：1989-05-31

申请人： ANAMARTIC LIMITED

发明人： BRENT, Michael ,  MACDONALD, Neal ,  MARSH, Anthony

IPC分类号： G11C5 ,  G11C29 ,  H01L23

CPC分类号： H01L23/52 ,  G11C5/063 ,  G11C29/006 ,  H01L23/5286 ,  H01L24/06 ,  H01L2224/05554 ,  H01L2224/48091 ,  H01L2224/4813 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/00

摘要： Des circuits intégrés similaires ou "puces" (10) sur une tranche (22) supportée sur une carte de circuits imprimés (24) sont alimentés en courant par des fils de connexion (20) VCC et VSS soudés en points de couture à des plots sur toutes les puces (10). Les fils de connexion sont interrompus au niveau de l'équateur de sorte qu'une anomalie au niveau de la ligne d'alimentation dans la moitié supérieure ou inférieure de la tranche n'affectera pas d'autres puces dans la moitié inférieure de la tranche, et vice-versa. Des circuits globaux d'acheminement des signaux (18) WCK (synchronisation tranche) et CMND (instruction) sont traités de la même manière et sont constitués de métal interrompu dans une bande équatoriale (26). Chaque puce (10) possède des plots de connexion d'entrée et de sortie pour l'entrée et la sortie de données vers une chaîne de puces dont la croissance est assurée au moyen de connexions inter-modules de manière connue en soi. On peut ainsi masquer les puces à l'aide de réticules similaires tout en ayant toujours des puces marginales (10') disponibles dont les plots d'entrée et de sortie peuvent servir à faire des connexions externes, via des fils de connexion (38).