公开(公告)号：EP2642399A1

公开(公告)日：2013-09-25

申请号：EP10859635.4

申请日：2010-11-15

申请人： Fujitsu Limited

发明人： YAMASHITA, Koichiro ,  YAMAUCHI, Hiromasa ,  SUZUKI, Takahisa ,  KURIHARA, Koji ,  HAYAKAWA, Fumihiko

IPC分类号： G06F13/14 ,  G06F13/10

CPC分类号： G06F11/0757 ,  G06F11/0724 ,  G06F11/3041 ,  G06F11/3419 ,  G06F11/3485

摘要： A stall of an app is detected that is caused by access of a shared device 105. A device monitoring apparatus (103_0), using a setting unit (201_0) and a setting unit (201_1), sets a start of measurement of an access time period in a timer (207), based on the access of the shared device (105_1) by a first CPU. After the timer (207) starts the measurement, the device monitoring apparatus (103_0) detects that the access time period exceeds a predetermined time period that is stored in a shared device response time period DB (108_0). After detecting that the access time period exceeds the predetermined time period, the device monitoring apparatus (103_0) outputs a detection signal using an abnormality detecting unit (203).

摘要翻译： 检测到由共享设备105的访问引起的应用程序的停顿。使用设置单元（201_0）和设置单元（201_1），设备监视设备（103_0）设置访问时间的开始测量 基于由第一CPU访问共享设备（105_1）的计时器（207）中的周期。 在计时器（207）开始测量之后，设备监视装置（103_0）检测到访问时间段超过存储在共享设备响应时间段DB（108_0）中的预定时间段。 在检测到访问时间超过预定时间段之后，设备监视设备（103_0）使用异常检测单元（203）输出检测信号。

公开(公告)号：EP2657847A1

公开(公告)日：2013-10-30

申请号：EP10859818.6

申请日：2010-11-15

申请人： Fujitsu Limited

发明人： YAMASHITA, Koichiro ,  YAMAUCHI, Hiromasa ,  SUZUKI, Takahisa ,  KURIHARA, Koji ,  HAYAKAWA, Fumihiko

IPC分类号： G06F12/08 ,  G06F1/32 ,  G06F13/36

CPC分类号： G06F1/3275 ,  G06F1/3225 ,  G06F1/3237 ,  G06F13/1668 ,  G06F13/32 ,  G06F13/364 ,  Y02D10/128 ,  Y02D10/13 ,  Y02D10/14

摘要： Access contention for a shared resource (106) is resolved while suppressing power consumption in an information processing system (100). A bus controller (108) using a cache miss detecting unit (119), detects first information that indicates with respect to a CPU (101) and a CPU (102), a cache hit or a cache miss. The bus controller (108) using a high-speed I/O detecting unit (120), detects second information that indicates an activated state or a non-activated state of a DMA controller (103) and a DMA controller (104). The bus controller (108) using a generating unit (123), generates a setting signal based on the first information and the second information.

摘要翻译： 在消除信息处理系统（100）中的功率消耗的同时解决共享资源（106）的访问争用。 使用高速缓存未命中检测单元（119）的总线控制器（108）检测关于CPU（101）和CPU（102）指示的第一信息，高速缓存命中或高速缓存未命中。 使用高速I / O检测单元（120）的总线控制器（108）检测指示DMA控制器（103）和DMA控制器（104）的激活状态或非激活状态的第二信息。 使用生成单元（123）的总线控制器（108）根据第一信息和第二信息生成设定信号。

公开(公告)号：EP2657840A1

公开(公告)日：2013-10-30

申请号：EP10861165.8

申请日：2010-12-22

申请人： Fujitsu Limited

发明人： SUZUKI, Takahisa ,  YAMASHITA, Koichiro ,  YAMAUCHI, Hiromasa ,  KURIHARA, Koji ,  HAYAKAWA, Fumihiko ,  ODATE, Naoki ,  HIRAKI, Tetsuo ,  OTOMO, Toshiya

IPC分类号： G06F9/48

CPC分类号： G06F1/324 ,  G06F1/3203 ,  G06F1/3243 ,  G06F1/3296 ,  G06F9/526 ,  Y02D10/126 ,  Y02D10/152 ,  Y02D10/172

摘要： When access contention by cores occurs at a device, processing performance is maintained and power consumption is reduced. A CPU (#0), via a detecting unit (307), detects the CPU (#0) and a CPU (#1), which form a predetermined core group that causes access contention at a device (#H0) in a device group (205). The CPU (#0), via an identifying unit (309), identifies the access contention state at the device (#H0) in the device group (205). The CPU (#0), from a clock frequency table (301), extracts according to the access contention state at the device (#H0), a clock frequency for the device (#H0) and a clock frequency for the CPUs (#0) and (#1). The CPU (#0) causes the device (#H0) to operate at the clock frequency for the device (#H0) and causes the CPUs (#0) and (#1) to operate at the clock frequency for the predetermined core group.

摘要翻译： 当核心访问争用发生在设备时，维护处理性能并降低功耗。 通过检测单元（307），CPU（＃0）检测在设备（＃H0）中形成访问争用的预定核心组的CPU（＃0）和CPU（＃1） 组（205）。 经由识别单元（309）的CPU（＃0）识别设备组（205）中的设备（＃H0）处的访问争用状态。 来自时钟频率表（301）的CPU（＃0）根据设备（＃H0）的访问竞争状态，设备的时钟频率（＃H0）和CPU的时钟频率（＃ 0）和（＃1）。 CPU（＃0）使设备（＃H0）以设备的时钟频率（＃H0）工作，并使CPU（＃0）和（＃1）以预定核心组的时钟频率工作 。

公开(公告)号：EP2551769A1

公开(公告)日：2013-01-30

申请号：EP10848406.4

申请日：2010-03-25

申请人： Fujitsu Limited

发明人： YAMASHITA, Koichiro ,  HAYAKAWA, Fumihiko

IPC分类号： G06F9/50

CPC分类号： G11C7/1075 ,  G06F9/5016 ,  G06F9/5061 ,  G06F12/0842 ,  G06F2212/62

摘要： A multi-core processor system includes a memory controller that includes multiple ports and shared memory that includes physical address spaces divided among the ports. A CPU acquires from a parallel degree information table using an acquiring unit, the number of CPUs to which software that is to be executed by the multi-core processor system, is to be assigned. After this acquisition, the CPU uses a determining unit to determine the CPUs to which the software to be executed is to be assigned and uses a setting unit to set for each CPU, physical address spaces corresponding to logical address spaces defined by the software to be executed. After this setting, the CPU notifies an address converter of the addresses and notifies the software to be executed of the start of execution.

摘要翻译： 多核处理器系统包括一个内存控制器，该控制器包含多个端口和共享内存，其中包括分配在端口之间的物理地址空间。 CPU使用获取单元从并行度信息表中获取要分配多核处理器系统要执行的软件的CPU的数量。 在该获取之后，CPU使用确定单元来确定要被分配待执行软件的CPU，并使用设置单元为每个CPU设置与由软件定义的逻辑地址空间相对应的物理地址空间 执行。 在该设置之后，CPU通知地址转换器地址并通知要执行的软件开始执行。