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    Magnetic dual element with dual magnetic states and fabricating method thereof
    1.
    发明公开
    Magnetic dual element with dual magnetic states and fabricating method thereof 有权
    具有两个磁性状态的双磁性元件，及其制造方法

    公开(公告)号：EP1109168A2

    公开(公告)日：2001-06-20

    申请号：EP00127093.3

    申请日：2000-12-11

    申请人： MOTOROLA, INC.

    发明人： Chen, Eugene Youjun ,  Slaughter, Jon Michael ,  Durlam, Mark ,  Deherrea, Mark ,  Tehrani, Saied N.

    IPC分类号： G11C11/15

    CPC分类号： H01F10/3254 ,  B82Y25/00 ,  G11C11/16 ,  H01F10/3272

    摘要： An improved and novel magnetic element (10; 10'; 50; 50'; 80) including a plurality of thin film layers wherein the bit end magneto-static demagnetizing fields cancel the total positive coupling of the structure to obtain dual magnetic states in a zero external field. Additionally disclosed is a method of fabricating a magnetic element (10) by providing a plurality of thin film layers wherein the bit end magneto-static demagnetizing fields of the thin film layers cancel the total positive coupling of the structure to obtain dual magnetic states in a zero external field.

    摘要翻译： 一种改进的和新颖的磁性元件（10; 10“; 50; 50”; 80）包括薄膜层worin位端磁静态消磁场的多元抵消这种结构的全部正耦合以获得一个双磁态 零外场。 另外游离缺失盘是通过提供薄膜层worin薄膜层的比特结束磁静态消磁字段的多元性制造磁性元件（10）的方法，取消该结构的全部正耦合以获得一个双磁态 零外场。

    Magnetic memory and method therefor
    2.
    发明公开
    Magnetic memory and method therefor 失效
    Magnetischer Speicher und Verfahrendafür

    公开(公告)号：EP0776011A2

    公开(公告)日：1997-05-28

    申请号：EP96117870.4

    申请日：1996-11-07

    申请人： MOTOROLA, INC.

    发明人： Chen, Eugene ,  Tehrani, Saied N. ,  Durlam, Mark ,  Zhu, Xiaodong T.

    IPC分类号： G11C11/15

    CPC分类号： G11C11/15

    摘要： A magnetic memory utilizes a magnetic material to concentrate a magnetic field in a magnetic memory cell element. The magnetic material reduces the amount of current required to read and write the magnetic memory.

    摘要翻译： 磁存储器利用磁性材料将磁场集中在磁存储单元元件中。 磁性材料减少读取和写入磁存储器所需的电流量。

    Ultra-small semiconductor devices and methods of fabricating and connecting said devices
    4.
    发明公开
    Ultra-small semiconductor devices and methods of fabricating and connecting said devices 失效
    Ultrakleine Halbleiterbauelemente und Verfahren zu ihrer Herstellung und Verbindung

    公开(公告)号：EP0731502A3

    公开(公告)日：1999-01-20

    申请号：EP96103291.9

    申请日：1996-03-04

    申请人： MOTOROLA, INC.

    发明人： Goronkin, Herbert ,  Tehrani, Saied N. ,  Walther Martin ,  Tsui, Raymond

    IPC分类号： H01L21/329 ,  H01L29/88 ,  H01L23/52 ,  H01L29/06

    CPC分类号： H01L29/66219 ,  H01L27/0605 ,  H01L29/882

    摘要： Ultra-small semiconductor devices (20) and a method of fabrication including patterning the planar surface of a substrate (22) to form a pattern edge (23) (e.g. a mesa (24)) and consecutively forming a plurality of layers (25, 26, 27, 28, 29) of semiconductor material in overlying relationship to the pattern edge (23) so that a discontinuity is produced in the layers (25, 26, 27, 28, 29) and a first layer (25) on one side of the pattern edge (23) is aligned with and in electrical contact with a different layer (29) on the other side of the pattern edge (23).

    摘要翻译： 超小型半导体器件（20）和制造方法包括图案化衬底（22）的平面以形成图案边缘（23）（例如台面（24））并且连续地形成多个层（25， 26,27,28,29）与图案边缘（23）重叠的半导体材料，使得在层（25,26,27,28,29）和第一层（25）上产生不连续性 图案边缘（23）的一侧与图案边缘（23）的另一侧上的不同层（29）对准并与之电接触。

    Methods of fabrication of submicron features in semiconductor devices
    5.
    发明公开
    Methods of fabrication of submicron features in semiconductor devices 失效
    半导体器件中亚微米特征的制造方法

    公开(公告)号：EP0782183A3

    公开(公告)日：1997-07-16

    申请号：EP96119205.1

    申请日：1996-11-29

    申请人： MOTOROLA, INC.

    发明人： Hashemi, Majid M. ,  Tehrani, Saied N. ,  Pack, Sung P.

    IPC分类号： H01L21/338 ,  H01L21/335 ,  H01L21/285

    CPC分类号： H01L29/66863 ,  H01L21/28132 ,  H01L21/28581 ,  H01L29/42316 ,  H01L29/66462 ,  Y10S438/947

    摘要： A process of fabricating submicron features including depositing a gate metal layer (15) on a substrate (10) and forming a first etchable layer (20) of material on the metal layer (15) to define a first sidewall (21). A second etchable layer (25) is deposited on the structure so as to define a second sidewall (26). The second etchable layer (25) is etched so as to leave only the second sidewall (26) and the first etchable layer (20) is removed. The metal layer (15) is etched using the second sidewall (26) as an etch mask to form a submicron feature. The width of the feature depends upon the thickness of the metal layer (15).

    摘要翻译： 一种制造亚微米特征的工艺，包括在衬底（10）上沉积栅极金属层（15）并且在金属层（15）上形成材料的第一可蚀刻层（20）以限定第一侧壁（21）。 第二可蚀刻层（25）沉积在该结构上以限定第二侧壁（26）。 蚀刻第二可蚀刻层（25）以仅留下第二侧壁（26）并去除第一可蚀刻层（20）。 使用第二侧壁（26）作为蚀刻掩模蚀刻金属层（15）以形成亚微米特征。 特征的宽度取决于金属层（15）的厚度。

    Methods of fabrication of submicron features in semiconductor devices
    7.
    发明公开
    Methods of fabrication of submicron features in semiconductor devices 失效
    在Halbleiterbauelementen的Verfahren zur Herstellung von submikrometrischen Merkmalen

    公开(公告)号：EP0782183A2

    公开(公告)日：1997-07-02

    申请号：EP96119205.1

    申请日：1996-11-29

    申请人： MOTOROLA, INC.

    发明人： Hashemi, Majid M. ,  Tehrani, Saied N. ,  Pack, Sung P.

    IPC分类号： H01L21/338 ,  H01L21/335 ,  H01L21/285

    CPC分类号： H01L29/66863 ,  H01L21/28132 ,  H01L21/28581 ,  H01L29/42316 ,  H01L29/66462 ,  Y10S438/947

    摘要： A process of fabricating submicron features including depositing a gate metal layer (15) on a substrate (10) and forming a first etchable layer (20) of material on the metal layer (15) to define a first sidewall (21). A second etchable layer (25) is deposited on the structure so as to define a second sidewall (26). The second etchable layer (25) is etched so as to leave only the second sidewall (26) and the first etchable layer (20) is removed. The metal layer (15) is etched using the second sidewall (26) as an etch mask to form a submicron feature. The width of the feature depends upon the thickness of the metal layer (15).

    摘要翻译： 制造具有亚微米特征的半导体结构包括：提供具有平坦表面和表面不连续性的半导体结构; 在表面上沉积导电材料层和不连续; 在所述导电层上形成第一可蚀刻材料层，以限定邻近所述结构不连续处的第一侧壁; 在所述导电层上和所述第一可蚀刻层上形成第二可蚀刻材料层，所述第二可蚀刻层覆盖所述第一可蚀刻层中的侧壁并在所述第二可蚀刻层中形成比所述第二可蚀刻层的剩余部分厚的第二侧壁 可蚀刻层; 从导电层和第一可蚀刻层蚀刻第二可蚀刻层，以便将第二侧壁的一部分留在第二可蚀刻层中; 去除所述第一可蚀刻层以使所述第二可蚀刻层中的所述第二侧壁与所述半导体结构的不连续部分间隔开; 使用第二侧壁蚀刻表面上的材料的导电层和结构的不连续性，以形成亚微米特征; 移除第二侧壁。

    Heterojunction field effect transistor with monolayer in channel region
    8.
    发明公开
    Heterojunction field effect transistor with monolayer in channel region 失效
    Heteroübergangsfeldeffekttransistormit einer atomaren Schicht im Kanalbereich。

    公开(公告)号：EP0477515A1

    公开(公告)日：1992-04-01

    申请号：EP91113476.5

    申请日：1991-08-12

    申请人： MOTOROLA, INC.

    发明人： Tehrani, Saied N. ,  Goronkin, Herbert

    IPC分类号： H01L29/812 ,  H01L29/205 ,  H01L29/10 ,  H01L21/338

    CPC分类号： B82Y10/00 ,  H01L29/122 ,  H01L29/365 ,  H01L29/432 ,  H01L29/66462 ,  H01L29/7783

    摘要： A heterojunction field effect transistor (HFET) having a source (18), drain (19), and channel (13), wherein the channel (13) comprises a quantum well and at least one mono-atomic layer (16a, 16b). The mono-atomic layer (16a, 16b) has a different bandgap than the channel region (13) and serves to modify electron wave function and conduction band energy in the channel region (13), Preferably, an indium arsenide well monolayer (16a) is formed in an InGaAs channel region (13) and functions to move a first quantized energy level E₀ closer to the bottom of the channel region quantum well thereby increasing electron concentration by increasing effective band offset potential. Another embodiment uses an aluminum arsenide monolayer as a barrier monolayer (16b) in the InGaAs channel (13). By varying location of the monolayers (16a, 16b), confinement of electrons in the channel (13) is improved.
    Large bandgap monolayer (16b) can also be used within barrier layer (17) in order to increase the effective Scholtky barrier height and accordingly reduce gate leakage current.

    摘要翻译： 具有源极（18），漏极（19）和沟道（13）的异质结场效应晶体管（HFET），其中沟道（13）包括量子阱和至少一个单原子层（16a，16b）。 单原子层（16a，16b）具有与沟道区域（13）不同的带隙，并用于改变沟道区域（13）中的电子波函数和导带能量。优选地，砷化铟阱单层（16a） 形成在InGaAs沟道区域（13）中，其功能是使第一量化能级E0更靠近沟道区域量子阱的底部，从而通过增加有效带偏移电位而增加电子浓度。 另一实施例在砷化镓通道（13）中使用砷化铝单层作为阻挡层（16b）。 通过改变单层（16a，16b）的位置，改善了通道（13）中电子的限制。 为了增加有效的Scholtky势垒高度，并且相应地减小栅极泄漏电流，也可以在阻挡层（17）内使用大的带隙单层（16b）。