窒化物半導体装置とその製造方法

    公开(公告)号:JP2019121705A

    公开(公告)日:2019-07-22

    申请号:JP2018001246

    申请日:2018-01-09

    Abstract: 【課題】トレンチゲート部を備える窒化物半導体装置において、パンチスルー耐圧の向上と低い閾値電圧と低いチャネル抵抗を両立させる技術を提供する。 【解決手段】窒化物半導体装置1の窒化物半導体層10は、p型のボディ領域13を有している。ボディ領域13は、ドリフト領域12側に配置されている高濃度領域13Aと、ソース領域14側に配置されている低濃度領域13Bと、を有している。高濃度領域13Aの不純物濃度が低濃度領域13Bの不純物濃度よりも濃い。 【選択図】図1

    窒化物半導体装置とその製造方法

    公开(公告)号:JP2019062051A

    公开(公告)日:2019-04-18

    申请号:JP2017184792

    申请日:2017-09-26

    Abstract: 【課題】トレンチゲート部を備える窒化物半導体装置において、トレンチゲート部の底面の電界を緩和する技術を提供する。 【解決手段】 窒化物半導体装置の窒化物半導体層は、トレンチゲート部の側面の少なくとも一部及びトレンチゲート部の底面の少なくとも一部に接しており、不純物濃度がボディ領域よりも薄い第2導電型の低濃度半導体領域を有する。低濃度半導体領域は、ドリフト領域とソース領域を分離する位置にあるボディ領域とトレンチゲート部の側面の間に配置されている側面部分領域と、ドリフト領域とトレンチゲート部の底面の間に配置されている底面部分領域と、を含む。 【選択図】図1

    窒化物半導体装置
    16.
    发明专利

    公开(公告)号:JP2018125441A

    公开(公告)日:2018-08-09

    申请号:JP2017017069

    申请日:2017-02-01

    Abstract: 【課題】ボディ領域の不純物濃度を維持しながら、低いオン電圧でチャネルを形成する。 【解決手段】 窒化物半導体装置は、窒化物半導体層と、トレンチゲート部を備えている。窒化物半導体層は、第1導電型の第1半導体領域と、第1半導体領域の表面に設けられている第2導電型の第2半導体領域と、第2半導体領域の表層の一部に設けられているとともに第2半導体領域によって第1半導体領域から分離されており、第1半導体領域よりも第1導電型の不純物を高濃度に含む第3半導体領域を備えている。トレンチゲート部は、第3半導体領域の表面から第1半導体領域まで伸びている。この窒化物半導体装置では、第2半導体領域よりも第2導電型の不純物を低濃度に含む第2導電型の第4半導体領域が、第3半導体領域の底面から裏面に向けて、トレンチゲート部の側面を囲って伸びている。 【選択図】図1

    窒化物半導体装置
    17.
    发明专利

    公开(公告)号:JP2021090015A

    公开(公告)日:2021-06-10

    申请号:JP2019220625

    申请日:2019-12-05

    Abstract: 【課題】JFET領域を有するプレーナゲート構造の窒化物半導体縦型MOSFETに関し、耐圧の確保と低いオン抵抗の両立を図る技術を開示する。 【解決手段】窒化物半導体装置は、n型のドリフト層と、前記ドリフト層の上に設けられているp型の一対のボディ領域と、前記ドリフト層の上であって前記一対のボディ領域のそれぞれとの間に設けられているn型のJFET領域と、絶縁膜を挟んで前記一対のボディ領域と前記JFET領域に対向しているゲート電極と、前記一対のボディ領域のそれぞれについて、前記JFET領域及び前記ドリフト層内であって前記ボディ領域から離間する位置に、上下方向に延びるn型の不純物濃度が高い高濃度領域が配置されていてもよい。 【選択図】図1

    窒化物半導体装置とその製造方法

    公开(公告)号:JP2018182197A

    公开(公告)日:2018-11-15

    申请号:JP2017083050

    申请日:2017-04-19

    Abstract: 【課題】n型のJFET領域内にp型領域(電界緩和領域)を有するプレーナゲート構造の窒化物半導体装置を低コストで提供する。 【解決手段】半導体装置10は、基板3と、n型の窒化物半導体層4と、ゲート電極8と、p型の一対のボディ領域5a、5bと、n型のJFET領域7と、p型の一対の電界緩和領域13a、13bを備えている。JFET領域7は、ゲート電極8の下方で一対のボディ領域5a、5bの間に設けられている。一方の電界緩和領域13aは、JFET領域7の一方のボディ領域5a寄りの端に設けられており、他方の電界緩和領域13bはJFET領域7の他方のボディ領域5b寄りの端に設けられている。 【選択図】図1

    半導体装置の製造方法
    20.
    发明专利

    公开(公告)号:JP2018129444A

    公开(公告)日:2018-08-16

    申请号:JP2017022526

    申请日:2017-02-09

    Abstract: 【課題】 ダメージを与えずにコンタクトホールを形成する。 【解決手段】 第1のGaN層と、第1のGaN層上に位置するとともに第1のGaN層を露出するコンタクトホールを有する第2のGaN層とを備える半導体装置の製造方法であって、第1のGaN層をエピタキシャル成長させる工程と、第1のGaN層上のコンタクトホールが形成される範囲にマスクを配置した状態で、第2のGaN層をエピタキシャル成長させる工程と、第1のGaN層が露出するまでウエットエッチングによってマスクを除去する工程とを備える。マスクを除去する工程では、コンタクトホールの側面がマスクによって覆われるように、マスクの一部を残存させる。 【選択図】図2

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