公开(公告)号：JP5214208B2

公开(公告)日：2013-06-19

申请号：JP2007257969

申请日：2007-10-01

申请人： スパンション エルエルシー

发明人： 直治 篠崎

IPC分类号： G11C13/00 ,  G11C14/00

CPC分类号： G11C13/0069 ,  G11C13/0023 ,  G11C13/0033 ,  G11C13/004 ,  G11C14/0045 ,  G11C16/3431 ,  G11C2013/009 ,  G11C2213/79

公开(公告)号：JP5197402B2

公开(公告)日：2013-05-15

申请号：JP2009010723

申请日：2009-01-21

申请人： パナソニック株式会社

发明人： 亮太郎 東 ,  一彦 島川 ,  覚 藤井

IPC分类号： G11C13/00

CPC分类号： G11C13/003 ,  G11C13/004 ,  G11C13/0069 ,  G11C2013/009 ,  G11C2213/76 ,  H01L27/101 ,  H01L27/1021 ,  H01L27/2409 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/1625

摘要： A resistance variable memory apparatus (100) of the present invention includes a current suppressing element (116) which is connected in series with each resistance variable layer (114) and whose threshold voltage is VF, and is configured to apply a first voltage V1 to a first wire (WL) associated with a selected nonvolatile memory element, apply a second voltage V2 to a second wire (BL) associated with the selected nonvolatile memory element, apply a third voltage V3 to a first wire (WL) which is not associated with the selected nonvolatile memory element and apply a fourth voltage V4 to a second wire (BL) which is not associated with the selected memory element when writing data or reading data, wherein V2≦̸V3

公开(公告)号：JP2013089279A

公开(公告)日：2013-05-13

申请号：JP2012006839

申请日：2012-01-17

申请人： Sk Hynix Inc ,  エスケーハイニックス株式会社SK hynix Inc.

发明人： RHO KWANG MYOUNG

IPC分类号： G11C13/00 ,  G11C11/15

CPC分类号： G11C13/0026 ,  G11C7/12 ,  G11C8/08 ,  G11C13/004 ,  G11C2013/0054 ,  G11C2213/82

摘要： PROBLEM TO BE SOLVED: To provide a resistive memory apparatus capable of omitting a write circuit for a reference cell, and a layout structure thereof; to provide a resistive memory apparatus capable of writing data in a reference cell using a write circuit of a main memory cell and a layout structure thereof; and to provide a sensing circuit for a resistive memory apparatus in which a write circuit for a reference cell is omitted.SOLUTION: A resistive memory apparatus includes a plurality of memory areas each including a main memory cell array coupled with a plurality of word lines, and a reference cell array coupled with a plurality of reference word lines. Each of the plurality of memory areas shares a bit line driver/sinker with an adjacent memory area. The layout structure thereof and the sensing circuit are provided.

摘要翻译： 要解决的问题：提供能够省略用于参考单元的写入电路的电阻式存储装置及其布局结构; 提供能够使用主存储单元的写入电路及其布局结构在参考单元中写入数据的电阻式存储装置; 并且提供一种其中省略了用于参考单元的写入电路的电阻式存储装置的感测电路。 解决方案：电阻式存储装置包括多个存储区域，每个存储区域包括与多个字线耦合的主存储单元阵列，以及与多个参考字线耦合的参考单元阵列。 多个存储区域中的每一个共享具有相邻存储区域的位线驱动器/沉没片。 提供其布局结构和感测电路。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP2013062408A

公开(公告)日：2013-04-04

申请号：JP2011200500

申请日：2011-09-14

申请人： Renesas Electronics Corp ,  ルネサスエレクトロニクス株式会社

发明人： TERAI MASAYUKI

IPC分类号： H01L27/105 ,  H01L21/28 ,  H01L21/285 ,  H01L45/00 ,  H01L49/00

CPC分类号： H01L27/2463 ,  G11C13/0004 ,  G11C13/004 ,  G11C13/0069 ,  G11C2213/51 ,  H01L27/2436 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/145 ,  H01L45/146 ,  H01L45/16 ,  H01L45/1666

摘要： PROBLEM TO BE SOLVED: To provide a resistance random access nonvolatile storage device which executes a stable switching operation at low cost.SOLUTION: A resistance random access nonvolatile storage device comprises: a first wiring 3; an interlayer insulation layer 53 formed on the first wiring 3; a second wiring 6 formed on the interlayer insulation film 53; and a resistance random access memory element 11 formed between the first wiring 3 and the second wiring 6. The interlayer insulation layer 53 is formed so as to be sandwiched between the first wiring 3 and the second wiring 6 and includes a hole 9 having a width not exceeding a width of the first wiring 3. The resistance random access memory element 11 includes a lower electrode 13 formed on a bottom of the hole 9 in contact with the first wiring 3, a resistance change layer 12 formed on the lower electrode 13 and an upper electrode 11 formed on the resistance change layer 12. The lower electrode 13, the resistance change layer 12, and the upper electrode 11 are formed inside the hole 9. The first wiring 3 contains copper. The lower electrodes 13 and 13a each contain at least one metal selected from a group consisting of ruthenium, tungsten, cobalt, platinum, gold, rhodium, iridum, and palladium.

摘要翻译： 解决的问题：提供以低成本执行稳定切换操作的电阻随机存取非易失性存储装置。 电阻随机存取非易失性存储装置包括：第一布线3; 形成在第一布线3上的层间绝缘层53; 形成在层间绝缘膜53上的第二布线6; 以及形成在第一布线3和第二布线6之间的电阻随机存取存储元件11.层间绝缘层53形成为夹在第一布线3和第二布线6之间，并且包括具有宽度 不超过第一布线3的宽度。电阻随机存取存储元件11包括形成在与第一布线3接触的孔9的底部上的下电极13，形成在下电极13上的电阻变化层12和 形成在电阻变化层12上的上电极11.下部电极13，电阻变化层12和上部电极11形成在孔9的内部。第一配线3包含铜。 下电极13和13a各自含有选自由钌，钨，钴，铂，金，铑，铱和钯组成的组中的至少一种金属。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP5164745B2

公开(公告)日：2013-03-21

申请号：JP2008219066

申请日：2008-08-28

申请人： 株式会社半導体エネルギー研究所

发明人： 利彦 齋藤

IPC分类号： G11C13/00

CPC分类号： G11C16/3431 ,  G11C13/0004 ,  G11C13/0033 ,  G11C13/004 ,  G11C13/0069

摘要： To provide a memory device which can maintain data accurately even when memory characteristics of a memory element deteriorate over time. The memory device includes a memory cell 100, a reading circuit 103, a power supply line 104, a first signal line 105, a second signal line 102, and an output terminal 106. The memory cell 100 includes a memory element 108, the resistance value of which is changed and holds data by utilizing the resistance value of the memory element 108. The reading circuit 103 reads data held in the memory cell 100. The output terminal 106 outputs a potential of the power supply line 104 or a potential corresponding to the data held in the memory cell 100 in accordance with the resistance value of the memory element 108. The reading circuit 103 includes a transistor 109 having first to fourth terminals. The threshold voltage of the transistor 109 is controlled by supplying a potential to a channel region through the fourth terminal.

公开(公告)号：JP2013012285A

公开(公告)日：2013-01-17

申请号：JP2011237272

申请日：2011-10-28

申请人： Renesas Electronics Corp ,  ルネサスエレクトロニクス株式会社

发明人： NISHIFUJI TETSUSHI ,  TERAI MASAYUKI

IPC分类号： G11C13/00 ,  H01L27/105 ,  H01L45/00 ,  H01L49/00

CPC分类号： G11C13/0007 ,  G11C13/003 ,  G11C13/004 ,  G11C13/0069 ,  G11C2013/0083 ,  G11C2013/009 ,  G11C2213/15 ,  G11C2213/54 ,  G11C2213/56 ,  G11C2213/74 ,  G11C2213/79 ,  G11C2213/82 ,  H01L27/101 ,  H01L27/2436 ,  H01L45/04 ,  H01L45/145

摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device capable of achieving high speed operation while maintaining reliability.SOLUTION: A semiconductor device comprises: a memory cell 11 having a resistance change element 10; and a control unit 80 for controlling voltage to be applied to the memory cell 11. The resistance change element 10 comprises: a lower electrode 14 including a first metallic material; an upper electrode 16 including a second metallic material; and an insulator film 12 including oxygen. The first metallic material has larger standardization oxide generation energy than the second metallic material. In operation of changing a value of resistance of the insulator film 12 to high-resistance and in operation of changing the value to low resistance, the controlling unit 80 applies positive voltage to the upper electrode 16, and in operation of reading the value of resistance of the insulator film 12, the controlling unit 80 applies positive voltage to the lower electrode 14.

摘要翻译： 解决的问题：提供能够在保持可靠性的同时实现高速运转的半导体装置。 解决方案：半导体器件包括：具有电阻变化元件10的存储单元11; 以及用于控制施加到存储单元11的电压的控制单元80.电阻变化元件10包括：包括第一金属材料的下电极14; 包括第二金属材料的上电极16; 和包含氧的绝缘膜12。 第一金属材料具有比第二金属材料更大的标准化氧化物生成能量。 在将绝缘膜12的电阻值变更为高电阻并将值变为低电阻的动作中，控制部80向上部电极16施加正电压，在读取电阻值的动作 绝缘膜12的控制单元80向下电极14施加正电压。版权所有：（C）2013，JPO＆INPIT

公开(公告)号：JP2012238369A

公开(公告)日：2012-12-06

申请号：JP2011190349

申请日：2011-09-01

申请人： Sk Hynix Inc ,  エスケーハイニックス株式会社SK hynix Inc.

发明人： KIM DONG-KEUN

IPC分类号： G11C13/00 ,  H01L21/8246 ,  H01L27/105 ,  H01L45/00 ,  H01L49/00

CPC分类号： G11C11/5607 ,  G11C11/5642 ,  G11C11/5657 ,  G11C11/5678 ,  G11C11/5685 ,  G11C13/0002 ,  G11C13/0004 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0064 ,  G11C2013/0054

摘要： PROBLEM TO BE SOLVED: To reduce the number of reading operations and an area of a circuit related to a control of a reading operation in a nonvolatile memory device for sensing multi-level data using a resistance change.SOLUTION: The nonvolatile memory device includes: a cell array including one or more unit cells and reading or writing data; and a sensing unit 100 that compares a sensing voltage SAI corresponding to data stored in a unit cell with a reference voltage REF, and amplifies and outputs it, then measures a difference in time when the sensing voltage is discharged according to a resistance value of the unit cell, in an activation zone of a sensing enable signal SEN after a bit line is precharged, thereby sensing the data.

摘要翻译： 要解决的问题：减少用于使用电阻变化来感测多电平数据的非易失性存储器件中的读取操作的控制的读取操作的数量和电路的面积。 解决方案：非易失性存储器件包括：包括一个或多个单位单元和读取或写入数据的单元阵列; 以及感测单元100，其对应于存储在单位单元中的数据的感测电压SAI与参考电压REF进行比较，并放大并输出，然后根据电压值的电阻值来测量感测电压放电时的时间差 在位线被预充电之后的感测使能信号SEN的激活区域中，从而感测数据。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP5072564B2

公开(公告)日：2012-11-14

申请号：JP2007317992

申请日：2007-12-10

申请人： 株式会社東芝

发明人： 裕文 井上

IPC分类号： G11C13/00

CPC分类号： G11C7/12 ,  G11C13/0004 ,  G11C13/0011 ,  G11C13/004 ,  G11C13/0069 ,  G11C2013/0076 ,  G11C2213/11 ,  G11C2213/12 ,  G11C2213/72

公开(公告)号：JP2012221547A

公开(公告)日：2012-11-12

申请号：JP2011224753

申请日：2011-10-12

申请人： Toshiba Corp ,  株式会社東芝

发明人： SHIRAKAWA MASANOBU

IPC分类号： G11C13/00

CPC分类号： G11C7/12 ,  G11C13/0002 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0011 ,  G11C13/0026 ,  G11C13/0038 ,  G11C13/004 ,  G11C2013/0042 ,  G11C2213/71 ,  G11C2213/72

摘要： PROBLEM TO BE SOLVED: To provide a semiconductor device capable of accelerating sense operation and preventing error resetting.SOLUTION: According to an embodiment, the semiconductor device includes a memory cell array MA in which a memory cell MC having a rectifying element Di and a variable resistance element VR is arranged, a peripheral circuit including a first even and first odd bit lines (BLre, BLro) of a first side and a second even and second odd bit lines (BLle, BLlo) of a second side which are electrically connected to the memory cell, a sense amplifier 13 for sensing the memory cell through the peripheral circuit, and a control circuit 27 for controlling the operations of the memory cell array and the sense amplifier. The control circuit 17 makes the first even or the first odd bit line potential of the first side being a selection bit line go up by charge sharing of the second even and the second odd bit lines of the non-selection second side physically adjacent to the first even or the first odd bit line of the first side connected to a selection memory cell.

摘要翻译： 要解决的问题：提供能够加速感测操作并防止错误复位的半导体器件。 解决方案：根据实施例，半导体器件包括其中布置有具有整流元件Di和可变电阻元件VR的存储单元MC的存储单元阵列MA，外围电路包括第一偶数和第一奇数位 与存储单元电连接的第一侧的线（BLre，BLro）和第二侧的第二偶数和第二奇数位线（BLle，BLlo），用于通过外围电路感测存储单元的读出放大器13 以及用于控制存储单元阵列和读出放大器的操作的控制电路27。 控制电路17使作为选择位线的第一侧的第一偶数或第一奇数位线电位通过第二偶数的第二偶数和第二偶数位的第二奇数位线上升，而非选择第二侧的第二奇数位线物理地邻近 第一偶数或第一侧的第一奇数位线连接到选择存储单元。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP5031324B2

公开(公告)日：2012-09-19

申请号：JP2006296826

申请日：2006-10-31

申请人： 三星電子株式会社Samsung Electronics Co.,Ltd.

发明人： 崔炳吉 ,  趙佑榮 ,  魯有桓

IPC分类号： G11C13/00 ,  H01L27/105

CPC分类号： G11C7/12 ,  G11C7/06 ,  G11C13/0004 ,  G11C13/0026 ,  G11C13/0038 ,  G11C13/004 ,  G11C2013/0054 ,  G11C2207/065 ,  G11C2213/72 ,  G11C2213/79