公开(公告)号：JP6437351B2

公开(公告)日：2018-12-12

申请号：JP2015050524

申请日：2015-03-13

Applicant: 東芝メモリ株式会社

Inventor： 佐久間 究 ,  藤井 章輔 ,  齋藤 真澄 ,  佐々木 俊行

IPC: H01L27/105 ,  H01L45/00 ,  H01L49/00 ,  H01L21/8239

CPC classification number: H01L27/249 ,  H01L27/2454 ,  H01L29/66666 ,  H01L29/78642 ,  H01L45/085 ,  H01L45/1226 ,  H01L45/145 ,  H01L45/146

公开(公告)号：JP6415956B2

公开(公告)日：2018-10-31

申请号：JP2014249236

申请日：2014-12-09

Applicant: 東芝メモリ株式会社

Inventor： 鳥山 周一 ,  市原 玲華

IPC: H01L27/105 ,  H01L45/00 ,  H01L49/00 ,  H01L21/8239

CPC classification number: H01L45/145 ,  G11C13/0007 ,  G11C13/0023 ,  G11C13/0026 ,  G11C2213/15 ,  G11C2213/71 ,  H01L27/2454 ,  H01L27/249 ,  H01L45/08 ,  H01L45/1226 ,  H01L45/146 ,  H01L45/147

公开(公告)号：JP2018157020A

公开(公告)日：2018-10-04

申请号：JP2017051357

申请日：2017-03-16

Applicant: 東芝メモリ株式会社

Inventor： 村上 暢介

IPC: H01L27/105 ,  H01L45/00 ,  H01L49/00 ,  H01L21/8239

CPC classification number: H01L27/249 ,  H01L27/2454 ,  H01L45/06 ,  H01L45/08 ,  H01L45/1226 ,  H01L45/144 ,  H01L45/145 ,  H01L45/1683

Abstract: 【課題】メモリセルを小電力で駆動可能な記憶装置及びその製造方法を提供する。 【解決手段】記憶装置は、第1方向に延びる第1配線と、前記第1配線に接続され、前記第1方向に対して交差した第2方向に延びる第2配線と、前記第2方向に対して交差した第3方向に延びる第3配線と、前記第2配線及び前記第3配線に接続された第1抵抗変化膜と、を備える。前記第3配線は、前記第3方向に延びる第1部分と、前記第1部分の側面から前記第2配線に向けて突出し、先端面が前記第1抵抗変化膜に接続された第2部分と、を有する。 【選択図】図1

公开(公告)号：JP6386349B2

公开(公告)日：2018-09-05

申请号：JP2014234951

申请日：2014-11-19

Applicant: 東芝メモリ株式会社

Inventor： 関 春海 ,  石川 貴之 ,  藤井 章輔 ,  齋藤 真澄

IPC: H01L27/105 ,  H01L45/00 ,  H01L49/00 ,  H01L21/8239

CPC classification number: H01L45/085 ,  H01L27/2463 ,  H01L27/2481 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/1266 ,  H01L45/145 ,  H01L45/146 ,  H01L45/148

公开(公告)号：JP6225203B2

公开(公告)日：2017-11-01

申请号：JP2016035291

申请日：2016-02-26

Applicant: マイクロン テクノロジー, インク.

Inventor： アンドレア レダエリ ,  アゴスティノ ピロヴァノ

IPC: H01L27/105 ,  H01L45/00 ,  H01L21/8239

CPC classification number: H01L45/122 ,  H01L27/2409 ,  H01L45/06 ,  H01L45/126 ,  H01L45/144 ,  H01L45/145 ,  G11C2213/72 ,  G11C2213/73 ,  H01L29/8615

公开(公告)号：JP6218388B2

公开(公告)日：2017-10-25

申请号：JP2013021596

申请日：2013-02-06

Applicant: アイメック ,  IMEC

Inventor： リュドヴィック・グー

IPC: H01L27/105 ,  H01L45/00 ,  H01L49/00 ,  H01L21/8239

CPC classification number: H01L45/04 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/1266 ,  H01L45/145 ,  H01L45/146

公开(公告)号：JP2017175114A

公开(公告)日：2017-09-28

申请号：JP2017005965

申请日：2017-01-17

Applicant: 華邦電子股▲ふん▼有限公司 ,  Winbond Electronics Corp.

Inventor： 陳達 ,  何家▲か▼

IPC: H01L45/00 ,  H01L49/00 ,  H01L27/105

CPC classification number: H01L27/249 ,  H01L27/2436 ,  H01L27/2454 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/1266 ,  H01L45/145 ,  H01L45/1616 ,  H01L45/08 ,  H01L45/1226

Abstract: 【課題】互いに接続されたトランジスタ素子とメモリ素子で形成された三次元抵抗性メモリおよびその形成方法を提供する。 【解決手段】三次元抵抗性メモリは、チャネルピラー、第1ゲートピラー、第1ゲート誘電体層、第1および第2積層構造、可変抵抗ピラー、および電極ピラーを含む。チャネルピラーは、基板の上に配置される。第1ゲートピラーは、基板の上、且つチャネルピラーの第1側に配置される。第1ゲート誘電体層は、チャネルピラーと第1ゲートピラーの間に配置される。第1および第2積層構造は、基板の上、且つそれぞれ互いに反対側にあるチャネルピラーの第2側および第3側に配置される。第1積層構造および第2積層構造のそれぞれは、交互に積み重ねられた複数の導電材料層および複数の絶縁材料層を含む。可変抵抗ピラーは、基板の上、且つチャネルピラーとは反対側にある第1積層構造の一側に配置される。電極ピラーは、基板の上に配置され、且つ可変抵抗ピラーの内側に設置される。 【選択図】図6

公开(公告)号：JP2017174860A

公开(公告)日：2017-09-28

申请号：JP2016056083

申请日：2016-03-18

Applicant: 東芝メモリ株式会社

Inventor： 山口 まりな ,  藤井 章輔 ,  齋藤 真澄 ,  栗山 博道 ,  今野 拓也

IPC: H01L45/00 ,  H01L49/00 ,  H01L27/105

CPC classification number: H01L45/1206 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0097 ,  H01L27/2436 ,  H01L45/085 ,  H01L45/1266 ,  H01L45/1273 ,  H01L45/141 ,  H01L45/145 ,  H01L45/165 ,  H01L45/1675

Abstract: 【課題】高密度化が可能な半導体記憶装置及びその製造方法を提供する。 【解決手段】実施形態に係る半導体記憶装置は、半導体層と、ゲート電極と、金属部と、絶縁部とを含む。前記ゲート電極は前記半導体層の第1領域の上に設けられている。前記金属部は前記半導体層の第2領域上に設けられている。前記絶縁部は前記ゲート電極と前記第1領域との間及び前記金属部と前記第2領域との間に設けられている。前記金属部の下端部は前記ゲート電極の上端部よりも下に位置する。前記第2領域は、アモルファスである、または、前記第1領域の結晶性よりも低い結晶性を有する。 【選択図】図1

公开(公告)号：JP2017174857A

公开(公告)日：2017-09-28

申请号：JP2016056055

申请日：2016-03-18

Applicant: 東芝メモリ株式会社

Inventor： 石川 貴之 ,  関 春海 ,  藤井 章輔 ,  齋藤 真澄

IPC: H01L45/00 ,  H01L49/00 ,  H01L27/105

CPC classification number: H01L45/1233 ,  H01L45/145

Abstract: 【課題】記憶密度を向上できる不揮発性記憶装置を提供する。 【解決手段】実施形態に係る不揮発性記憶装置は、第1、第2導電層と中間層とを含む。第1導電層は、Ag、Cu、Ni、Co、Ti、Al及びAuの少なくとも1つの第1元素を含む。中間層は、第1、第2導電層との間に設けられる。中間層は、第2元素と第3元素とを含む酸化物を含む。第2元素は、Ti、Ta、Hf、W、Mg、Al及びZrの少なくとも1つである。第3元素は、Si、Ge、Hf、Al、Ta、W、Zr、Ti及びMgの少なくとも1つである。中間層中の第1位置における酸素濃度は、第1位置と第2導電層との間の第2位置よりも高い。第2位置と第2導電層との間の第3位置における酸素濃度は、第2位置よりも高い。第1位置における第2元素濃度は、第2位置よりも低い。第3位置における第2元素濃度は、第2位置よりも高い。 【選択図】図1

公开(公告)号：JP6162931B2

公开(公告)日：2017-07-12

申请号：JP2012137588

申请日：2012-06-19

Applicant: ソニーセミコンダクタソリューションズ株式会社

Inventor： 清 宏彰 ,  大場 和博 ,  曽根 威之 ,  五十嵐 実

IPC: C23C14/34 ,  H01L45/00 ,  H01L49/00 ,  H01L27/105

CPC classification number: H01L45/1266 ,  H01L27/2436 ,  H01L27/2463 ,  H01L27/2472 ,  H01L45/08 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/145 ,  H01L45/146