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    メモリ検査装置
    1.
    发明专利
    メモリ検査装置 审中-公开

    公开(公告)号：JP2018136145A

    公开(公告)日：2018-08-30

    申请号：JP2017029111

    申请日：2017-02-20

    Applicant: 東芝メモリ株式会社

    Inventor： 小嶋 哲治

    IPC: G11C29/40 ,  G01R31/28

    CPC classification number: G11C29/40 ,  G06F11/2635 ,  G06F11/27 ,  G11C29/006 ,  G11C29/56008 ,  G11C2029/5606

    Abstract: 【課題】フェイルメモリの実装面積を小さくし、かつ、被試験装置からのフェイルビットマップを短時間に第2記憶媒体に転送することができるメモリ検査装置を提供する。 【解決手段】本実施形態によるメモリ検査装置は、被試験装置から出力されるデータに基づいて該被試験装置のメモリセルの検査結果を複数回に分割して一時的に保持する第1記憶媒体を備える。第1プロセッサは、分割された検査結果を第1記憶媒体から読み出し、該検査結果を圧縮する。第2記憶媒体は、複数の被試験装置のそれぞれに対応して設けられ、圧縮後の検査結果を第1プロセッサから受け取り保存する。 【選択図】 図1

    通信装置、及びCAMの異常診断方法
    3.
    发明专利
    通信装置、及びCAMの異常診断方法 有权
    通信设备和CAM的异常诊断方法

    公开(公告)号：JP2015158958A

    公开(公告)日：2015-09-03

    申请号：JP2014034068

    申请日：2014-02-25

    Applicant: アラクサラネットワークス株式会社

    Inventor： 赤羽 真一 ,  須貝 和雄 ,  河野 智彦 ,  奈良 孝生

    IPC: G11C29/56 ,  H04L12/741 ,  G11C15/04

    CPC classification number: G06F17/30982 ,  G11C15/00 ,  G11C29/56008 ,  G11C2029/0401

    Abstract: 【課題】検索キーと一致するエントリが複数存在する場合であっても、CAMの検索回路の障害を診断可能な通信装置を提供することを目的とする。 【解決手段】通信装置であって、フレームのヘッダ情報の少なくとも一部を保持するCAMと、動作決定部と、CAMの異常を診断するCAM診断部と、を備え、CAMは、宛先が格納される複数のエントリと、エントリ毎に、検索キーと当該エントリに格納された情報とが一致するか否かを判定する検索回路と、を有し、検査用の検索キーは、検査用の検索キーと一致するエントリが存在するか否かを示す情報及び検査用の検索キーと一致するエントリの識別情報を含む検索結果期待値に対応付けられ、CAM診断部は、検索キーと一致するエントリが存在するか否かをCAMに検索させ、検索結果が検索キーに対応付けられた検索結果期待値と一致しないと判定された場合、検査対象となるエントリの検索回路に異常が発生したと診断することを特徴とする。 【選択図】図1

    Abstract translation: 要解决的问题：提供一种能够诊断CAM的检索电路的故障的通信装置，即使存在与检索关键字一致的多个条目的情况。解决方案：通信装置包括用于至少保持的CAM CAM的标题信息的一部分，操作确定部分和CAM诊断部分，用于诊断CAM的故障，CAM包括用于存储目的地的多个条目，以及用于确定检索密钥是否一致的检索电路 使用存储在每个条目的条目中的信息，用于检查的检索密钥与显示与检查检索密钥一致的条目是否存在以及包括入口的标识信息的检索结果期望值与检查检索密钥相一致的信息相关联 CAM诊断部分使得CAM检索是否存在与检索关键字一致的条目，并且dia 在检索结果未被确定为与检索关键字相关联的检索结果预期值一致的情况下，指出在作为检查对象的条目的检索电路中发生异常。

    試験方法および前記試験方法が適用される半導体集積回路
    5.
    发明专利
    試験方法および前記試験方法が適用される半導体集積回路 审中-公开

    公开(公告)号：JPWO2012137340A1

    公开(公告)日：2014-07-28

    申请号：JP2013508691

    申请日：2011-04-07

    Applicant: 富士通株式会社

    Inventor： 昌宏 柳田 ,  昌宏 柳田

    IPC: G11C29/12 ,  G01R31/28 ,  G11C29/44

    CPC classification number: G11C29/10 ,  G11C11/40 ,  G11C29/44 ,  G11C29/56008 ,  G11C2029/0405 ,  G11C2029/5606

    Abstract: この試験方法は、試験回路により、メモリの試験対象領域に試験データを書き込み、書き込んだデータを読み出し、読み出したデータをメモリの結果格納領域に第1のデータ配置で書き込み、結果格納メモリに書き込まれたデータを読み出して、対照データと比較し、第1の比較結果を取得する。さらに、この試験方法は、メモリの試験対象領域から読み出したデータを、試験回路によりメモリの結果格納領域内で第1のデータ配置とは異なる第2のデータ配置となるように書き込み先を変換しながら、メモリの結果格納領域に再度書き込み、再度書き込んだデータを読み出して、対照データと比較し、第2の比較結果を取得する。そして、この試験方法は、第1の比較結果と第2の比較結果に応じて、メモリの不良位置を特定する。

    Test equipment, and test method
    7.
    发明专利
    Test equipment, and test method 有权

    公开(公告)号：JP5337157B2

    公开(公告)日：2013-11-06

    申请号：JP2010519652

    申请日：2009-07-09

    Applicant: 株式会社アドバンテスト

    Inventor： 賢仁 田村

    IPC: G01R31/319 ,  G11C29/56

    CPC classification number: G11C29/56 ,  G01R31/31908 ,  G01R31/31922 ,  G11C29/56008 ,  G11C29/56012

    Abstract: A test apparatus includes a recovered clock generating circuit generating a recovered clock having substantially the same phase as an output of a device under test (DUT), a data acquiring section acquiring a value of the output data at a timing indicated by a strobe signal based on the recovered clock, a comparator comparing the value acquired by the data acquiring section to a prescribed expected value, and a judging section judging pass/fail of the DUT based on a comparison result. The recovered clock generating circuit includes a phase comparator comparing the phase of the output data of the DUT to the phase of the recovered clock, a control signal generating section generating a control signal such that the phase of the recovered clock is synchronized with the phase of the output data, and a phase shifter continuously shifting the phase of the reference clock based on the control signal.

    試験装置および救済解析方法
    9.
    发明专利
    試験装置および救済解析方法 有权

    公开(公告)号：JPWO2011007383A1

    公开(公告)日：2012-12-20

    申请号：JP2011522619

    申请日：2009-07-13

    Applicant: 株式会社アドバンテスト

    Inventor： 藤崎　健一 ,  健一 藤崎

    IPC: G11C29/40 ,  G11C29/56

    CPC classification number: G11C29/56 ,  G11C29/56008

    Abstract: 被試験メモリを試験する試験装置であって、被試験メモリにおけるアドレス毎に、不良セルを含むか否かを示すアドレスフェイルデータを記憶するアドレスフェイルメモリと、被試験メモリにおける複数のセルを含むブロック毎に、不良セルを含むか否かを示すブロックフェイルデータを記憶するブロックフェイルメモリと、被試験メモリ内のブロック毎に、アドレスフェイルメモリからアドレスフェイルデータを読み出す読出部と、被試験メモリ内の一部の複数のブロックを有するグループ内におけるロウアドレス毎に、読出部により読み出されたアドレスフェイルデータに示された不良セルをカウントするロウフェイルカウンタと、グループ内におけるカラムアドレス毎に、読出部により読み出されたアドレスフェイルデータに示された不良セルをカウントするカラムフェイルカウンタと、を備える試験装置を提供する。

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