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    반도체 디바이스 및 그 제조 방법
    4.
    发明公开
    반도체 디바이스 및 그 제조 방법 有权
    半导体器件及其制造方法

    公开(公告)号：KR1020160137324A

    公开(公告)日：2016-11-30

    申请号：KR1020150157546

    申请日：2015-11-10

    申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    发明人： 콜린지장-피에르 ,  디아즈카를로스에이치.

    IPC分类号： H01L29/78 ,  H01L29/66 ,  H01L21/306 ,  H01L21/8234 ,  H01L29/417

    CPC分类号： H01L29/7845 ,  H01L21/02532 ,  H01L21/02592 ,  H01L21/0262 ,  H01L21/02667 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7851

    摘要： 핀(Fin) FET을제조하는방법은기판위에핀 구조를형성하는단계를포함한다. 핀구조는상위층을포함하고, 상기상위층의부분은격리절연층으로부터노출된다. 게이트구조가핀 구조의부분위에형성된다. 비정질층이게이트구조와그 게이트구조에의해덮이지않은상기핀 구조위에형성된다. 상기게이트구조에의해덮이지않은상기핀 구조위에있는비정질층을부분적으로재결정화시킴으로써재결정층이형성된다. 재결정화되지않은잔여비정질층은제거된다. 소스및 드레인전극층이상기재결정층위에형성된다.

    摘要翻译： 制造Fin FET的方法包括在衬底上形成翅片结构。 翅片结构包括上层，并且上层的一部分从隔离绝缘层露出。 栅极结构形成在鳍结构的一部分上。 在栅极结构上形成非晶层，并且鳍状结构未被栅极结构覆盖。 通过在未被栅极结构覆盖的鳍结构上的非晶层部分重结晶来形成再结晶层。 除去未再结晶的剩余非晶层。 源极和漏极电极层形成在再结晶层上。

    직렬 연결 트랜지스터 구조물 및 이의 제조 방법
    5.
    发明公开
    직렬 연결 트랜지스터 구조물 및 이의 제조 방법 有权
    串联连接的晶体管结构及其制造方法

    公开(公告)号：KR1020160031380A

    公开(公告)日：2016-03-22

    申请号：KR1020140192636

    申请日：2014-12-29

    申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    发明人： 왕친치 ,  리치엔치 ,  치앙티엔웨이 ,  차이칭웨이 ,  왕치칭 ,  호존수 ,  시에웬싱

    IPC分类号： H01L29/78 ,  H01L29/66

    CPC分类号： H01L27/088 ,  H01L21/283 ,  H01L21/30604 ,  H01L21/31 ,  H01L21/76897 ,  H01L21/823487 ,  H01L23/528 ,  H01L29/0649 ,  H01L29/42356 ,  H01L29/45 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/7845 ,  H01L2924/0002 ,  H01L2924/00 ,  H01L29/66674 ,  H01L29/7849

    摘要： 직렬연결트랜지스터구조물은제 1 소스, 제 1 채널-드레인구조물, 제 2 채널-드레인구조물, 게이트유전체층, 게이트, 제 1 드레인패드및 제 2 드레인패드를포함한다. 제 1 소스는기판위에있다. 제 1 채널-드레인구조물은제 1 소스위에있고, 제 1 채널및 제 1 채널위의제 1 드레인을포함한다. 제 2 채널-드레인구조물은제 1 소스위에있고, 제 1 채널-드레인구조물과실질적으로평행하며, 제 2 채널및 제 2 채널위의제 2 드레인을포함한다. 게이트유전체층은제 1 채널및 제 2 채널을둘러싼다. 게이트는게이트유전체층을둘러싼다. 제 1 드레인패드는제 1 드레인위에있고이와접촉한다. 제 2 드레인패드는제 2 드레인위에있고이와접촉하며, 제 1 드레인패드및 제 2 드레인패드는서로분리된다.

    摘要翻译： 串联连接的晶体管结构包括第一源极，第一沟道 - 漏极结构，第二沟道 - 漏极结构，栅极电介质层，栅极，第一漏极焊盘和第二漏极焊盘。 第一个来源是在一个基板上。 第一沟道 - 漏极结构在第一源极上并且包括第一沟道和第一漏极。 第二沟道 - 漏极结构在第一源极上并且基本上平行于第一沟道 - 漏极结构，并且包括第二沟道和第二漏极。 栅介质层围绕第一通道和第二通道。 栅极围绕栅介质层。 第一个漏极焊盘是与第一个漏极接触的。 第二漏极焊盘与第二漏极接触，其中第一漏极焊盘和第二漏极焊盘彼此分离。

    수직 트랜지스터 및 그의 제작 방법
    6.
    发明公开
    수직 트랜지스터 및 그의 제작 방법 有权
    垂直晶体管和方法实现

    公开(公告)号：KR1020160026613A

    公开(公告)日：2016-03-09

    申请号：KR1020140186768

    申请日：2014-12-23

    申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    发明人： 디아즈칼로스에이치 ,  왕치하오 ,  린와이이 ,  양카이치 ,  탕하오링

    IPC分类号： H01L29/78

    CPC分类号： H01L29/7845 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/823807 ,  H01L21/823885 ,  H01L27/092 ,  H01L29/0676 ,  H01L29/0847 ,  H01L29/42356 ,  H01L29/42392 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/66439 ,  H01L29/66666 ,  H01L29/775 ,  H01L29/7827 ,  H01L29/7843 ,  H01L29/7842 ,  H01L29/7848 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01074 ,  H01L2924/04541

    摘要： 수직트랜지스터는소스-채널-드레인구조, 게이트및 게이트유전체층을포함한다. 소스-채널-드레인구조는소스, 소스위의드레인, 및소스와드레인사이의채널을포함한다. 게이트는채널의일부를둘러싼다. 수직트랜지스터가 n-채널수직트랜지스터일때, 게이트는실질적으로채널의연장방향에따라압축스트레인을제공하도록구성되거나, 수직트랜지스터가 p-채널수직트랜지스터일때, 게이트는실질적으로채널의연장방향에따라인장스트레인을제공하도록구성된다. 몇몇실시예에서, 수직트랜지스터는, 수직트랜지스터가 n-채널수직트랜지스터일때, 채널의연장방향에따라인장스트레인을제공하도록구성되거나, 수직트랜지스터가 p-채널수직트랜지스터일때, 채널의연장방향에따라압축스트레인을제공하도록구성되는 ILD를더 포함한다.

    摘要翻译： 垂直晶体管包括源极 - 沟道 - 漏极结构，栅极和栅极电介质层。 源极 - 沟道 - 漏极结构包括源极，源极上的漏极和源极和漏极之间的沟道。 门围绕通道的一部分。 栅极被配置为当垂直晶体管是n沟道垂直晶体管时，基本上在沟道的延伸方向上提供压缩应变，或者栅极被配置为当垂直晶体管是垂直晶体管时基本上在通道的延伸方向上提供拉伸应变 一个p沟道垂直晶体管。 在一些实施例中，垂直晶体管还包括层间电介质（ILD），其被配置为当垂直晶体管是n沟道垂直晶体管时基本上在通道的延伸方向上提供拉伸应变，或者构造成提供基本上在延伸 当垂直晶体管是p沟道垂直晶体管时，沟道的方向。

    반도체 장치 및 제조 방법
    9.
    发明公开
    반도체 장치 및 제조 방법 审中-实审
    半导体器件及其制造方法

    公开(公告)号：KR1020140123338A

    公开(公告)日：2014-10-22

    申请号：KR1020130040577

    申请日：2013-04-12

    申请人： 에스케이하이닉스 주식회사

    发明人： 이희균

    IPC分类号： H01L29/78 ,  H01L21/336

    CPC分类号： H01L45/06 ,  H01L21/26513 ,  H01L21/84 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/1233 ,  H01L45/1608 ,  H01L45/1683 ,  H01L29/4966 ,  H01L29/7845

    摘要： Disclosed are a semiconductor device and a manufacturing method thereof. The semiconductor device according to one embodiment of the present technology includes: a local silicon-on-insulator (SOI) substrate, wherein a part of an active region with a line shape is electrically connected to a semiconductor substrate and the remaining part is insulated; a gate structure which is formed with the line shape to be vertical to the active region on the active region insulated from the semiconductor substrate, surrounds three sides of the active region, and has a laminate structure of a gate insulation layer, a liner conductive layer, a gate conductive layer, and a hard mask layer; a source region which is formed on the active region connected to the semiconductor substrate; and a drain region which is formed on the active region insulated from the semiconductor substrate between gate structures.

    摘要翻译： 公开了一种半导体器件及其制造方法。 根据本技术的一个实施例的半导体器件包括：局部绝缘体上硅（SOI）衬底，其中一部分具有线状的有源区电连接到半导体衬底，其余部分被绝缘; 形成为与半导体基板绝缘的有源区域上的有源区垂直的线状的栅极结构包围有源区的三侧，具有栅极绝缘层，衬垫导电层 ，栅极导电层和硬掩模层; 源极区，形成在与半导体衬底连接的有源区上; 以及在栅极结构之间形成在与半导体衬底绝缘的有源区上的漏极区。

    내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
    10.
    发明公开
    내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법 审中-实审
    具有嵌入式应变诱导图案的半导体器件及其形成方法

    公开(公告)号：KR1020130136328A

    公开(公告)日：2013-12-12

    申请号：KR1020120060048

    申请日：2012-06-04

    申请人： 삼성전자주식회사

    发明人： 신동석 ,  김명선 ,  남성진 ,  박판귀 ,  정회성 ,  이내인

    IPC分类号： H01L29/78 ,  H01L21/336

    CPC分类号： H01L27/1104 ,  H01L21/02532 ,  H01L21/02636 ,  H01L21/28247 ,  H01L21/30604 ,  H01L21/823807 ,  H01L21/823814 ,  H01L27/088 ,  H01L27/1116 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/45 ,  H01L29/513 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66575 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7827 ,  H01L29/7833 ,  H01L29/7834 ,  H01L29/7845 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78696

    摘要： First and second active zones are limited on a substrate which has a first area and a second area having higher pattern density than the first area. A first gate electrode is formed in the first active zone. A first trench is formed in the first active zone. A first strain-inducing pattern is formed in the first trench. A second gate electrode is formed in the second active area. A second trench is formed in the second active zone. A second strain-inducing pattern is formed in the second trench. The first active zone has a first ∑-shape. The second active zone has a second ∑-shape. When defining: a first vertical line which is perpendicular to the substrate and passes the side of the first gate electrode; a second vertical line which is perpendicular to the substrate and passes the side of the second gate electrode; a first horizontal distance which is the closest distance between the first vertical line and the first trench; and a second horizontal distance which is the closest distance between the second vertical line and the second trench, a difference between the first horizontal distance and the second horizontal distance is 1 nm or less.

    摘要翻译： 第一和第二活性区限制在具有第一区域和具有比第一区域更高图案密度的第二区域的基底上。 第一栅电极形成在第一有源区中。 在第一活动区域中形成第一沟槽。 在第一沟槽中形成第一应变诱导图案。 第二栅电极形成在第二有源区中。 在第二活动区域中形成第二沟槽。 在第二沟槽中形成第二应变诱导图案。 第一活动区域具有第一Σ形状。 第二活动区域具有第二Σ形状。 当限定：垂直于衬底并通过第一栅电极的一侧的第一垂直线; 第二垂直线，其垂直于所述衬底并通过所述第二栅电极的一侧; 第一水平距离，其是第一垂直线和第一沟槽之间的最近距离; 以及第二水平距离，其是第二垂直线和第二沟槽之间的最近距离，第一水平距离和第二水平距离之间的差为1nm或更小。