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    다중 게이트 스택 조성을 통합한 회로
    5.
    发明授权
    다중 게이트 스택 조성을 통합한 회로 有权
    包括多个门盖组合件的电路

    公开(公告)号：KR101474651B1

    公开(公告)日：2014-12-17

    申请号：KR1020130080666

    申请日：2013-07-10

    Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    Inventor： 첸포니엔 ,  황유팡 ,  시에치쑨 ,  우웨이쳉 ,  영바오루 ,  추앙해리학레이

    IPC: H01L21/82 ,  H01L21/336 ,  H01L27/10 ,  H01L29/78

    CPC classification number: H01L27/088 ,  H01L21/28158 ,  H01L21/823462 ,  H01L21/82385 ,  H01L21/823857

    Abstract: 다수의상이한디바이스게이트구성을갖는집적회로및 이집적회로의제조방법이개시되어있다. 회로를형성하는예시적인실시예는제1 디바이스영역, 제2 디바이스영역, 및제3 디바이스영역을갖는기판을수용하는것을포함한다. 제1 디바이스영역, 제2 디바이스영역, 및제3 디바이스영역각각의적어도일부위에제1 계면층이형성된다. 제1 계면층은제3 디바이스영역내에게이트스택을정의하도록패터닝된다. 제2 디바이스영역의적어도일부위에제2 계면층이형성된다. 제2 계면층은제2 디바이스영역내에게이트스택을정의하도록패터닝된다. 제1 디바이스영역의적어도일부위에제3 계면층이형성된다. 제3 계면층은제1 디바이스영역내에게이트스택을정의한다.

    Abstract translation: 公开了一种具有多个不同器件栅极配置的集成电路及其制造方法。 形成电路的示例性实施例包括接收具有第一器件区域，第二器件区域和第三器件区域的衬底。 在第一器件区域，第二器件区域和第三器件区域中的每一个的至少一部分上形成第一界面层。 图案化第一界面层以在第三器件区域内限定栅极堆叠。 在第二装置区域的至少一部分上形成第二界面层。 图案化第二界面层以在第二装置区域内限定栅极堆叠。 在第一装置区域的至少一部分上形成第三界面层。 第三界面层限定第一装置区域内的栅极堆叠。

    다중 게이트 스택 조성을 통합한 회로
    7.
    发明公开
    다중 게이트 스택 조성을 통합한 회로 有权
    包括多个门盖组合件的电路

    公开(公告)号：KR1020140109218A

    公开(公告)日：2014-09-15

    申请号：KR1020130080666

    申请日：2013-07-10

    Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    Inventor： 첸포니엔 ,  황유팡 ,  시에치쑨 ,  우웨이쳉 ,  영바오루 ,  추앙해리학레이

    IPC: H01L21/82 ,  H01L21/336 ,  H01L27/10 ,  H01L29/78

    CPC classification number: H01L27/088 ,  H01L21/28158 ,  H01L21/823462 ,  H01L21/82385 ,  H01L21/823857 ,  H01L21/82 ,  H01L21/8206 ,  H01L21/8213 ,  H01L27/10 ,  H01L27/101 ,  H01L29/4232 ,  H01L29/66712 ,  H01L29/7802

    Abstract: An integrated circuit having multiple different device gate configurations, and a method for manufacturing the circuit are disclosed. An exemplary embodiment of forming the circuit includes receiving a substrate having a first device region, a second device region, and a third device region. A first interfacial layer is formed over at least a portion of each of the first device region, the second device region, and the third device region. The first interfacial layer is patterned to define a gate stack within the third device region. A second interfacial layer is formed over at least a portion of the second device region. The second interfacial layer is patterned to define a gate stack within the second device region. A third interfacial layer is formed over at least a portion of the first device region. The third interfacial layer defines a gate stack within the first device region.

    Abstract translation: 公开了一种具有多个不同器件栅极配置的集成电路及其制造方法。 形成电路的示例性实施例包括接收具有第一器件区域，第二器件区域和第三器件区域的衬底。 在第一器件区域，第二器件区域和第三器件区域中的每一个的至少一部分上形成第一界面层。 图案化第一界面层以在第三器件区域内限定栅极堆叠。 在第二装置区域的至少一部分上形成第二界面层。 图案化第二界面层以在第二装置区域内限定栅极堆叠。 在第一装置区域的至少一部分上形成第三界面层。 第三界面层限定第一装置区域内的栅极堆叠。

    반도체 구조물 및 반도체 구조물을 형성하는 방법
    8.
    发明公开
    반도체 구조물 및 반도체 구조물을 형성하는 방법 有权
    半导体结构及其形成方法

    公开(公告)号：KR1020140086807A

    公开(公告)日：2014-07-08

    申请号：KR1020130102989

    申请日：2013-08-29

    Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    Inventor： 청해리학레이 ,  첸포니엔 ,  영바오루

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L21/823462 ,  H01L21/823437 ,  H01L21/82385 ,  H01L21/823857 ,  H01L27/092 ,  H01L29/6684

    Abstract: A structure and method of forming the structure are disclosed. According to an embodiment, a structure includes three devices in respective three regions of a substrate. The first device comprises a first gate stack, and the first gate stack comprises a first dielectric layer. The second device comprises a second gate stack, and the second gate stack comprises a second dielectric layer. The third device comprises a third gate stack, and the third gate stack comprises a third dielectric layer. A thickness of the third dielectric layer is less than a thickness of the second dielectric layer, and the thickness of the second dielectric layer is less than a thickness of the first dielectric layer. A gate length of the third gate stack differs in amount from a gate length of the first gate stack and a gate length of the second gate stack.

    Abstract translation: 公开了一种形成该结构的结构和方法。 根据实施例，结构包括在基板的相应三个区域中的三个器件。 第一器件包括第一栅极堆叠，并且第一栅极堆叠包括第一介电层。 第二装置包括第二栅极堆叠，并且第二栅极堆叠包括第二电介质层。 第三器件包括第三栅极堆叠，并且第三栅极堆叠包括第三介电层。 第三电介质层的厚度小于第二电介质层的厚度，第二电介质层的厚度小于第一电介质层的厚度。 第三栅极堆叠的栅极长度与第一栅极堆叠的栅极长度和第二栅极堆叠的栅极长度的量不同。

    고유전율 및 금속 게이트 스택을 위한 장치 및 방법
    9.
    发明公开
    고유전율 및 금속 게이트 스택을 위한 장치 및 방법 有权
    用于高K和金属盖板的装置和方法

    公开(公告)号：KR1020130120964A

    公开(公告)日：2013-11-05

    申请号：KR1020120066816

    申请日：2012-06-21

    Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    Inventor： 우웨이청 ,  첸포니엔 ,  응진안 ,  영바오루 ,  청학레이

    IPC: H01L27/092 ,  H01L21/8238

    CPC classification number: H01L21/823462 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0629 ,  H01L29/4925 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

    Abstract: Described are a semiconductor device with five gate stacks on the different regions of a semiconductor substrate and a manufacturing method thereof. The semiconductor device includes a semiconductor substrate and a dividing feature to divide the semiconductor substrate into different regions. The different regions are a pFET core region, a pFET IO region, an nFET core region, an nFET IO region, and a high resistive region. [Reference numerals] (102) Provide a semiconductor substrate;(104) Form a dielectric layer;(106) Form an interface layer on the substrate and the dielectric layer;(108) Deposit a HK dielectric layer on the interface layer;(110) Deposit a first capping layer on the HK dielectric layer;(112) Deposit a second capping layer on the HK dielectric layer and the first capping layer;(114) Deposit a WF metal layer on the second capping layer and deposit a poly silicon layer on the WF metal layer;(116) Form a gate stack

    Abstract translation: 描述了在半导体衬底的不同区域上具有五个栅极叠层的半导体器件及其制造方法。 半导体器件包括半导体衬底和将半导体衬底分成不同区域的分割特征。 不同的区域是pFET芯区域，pFET IO区域，nFET芯区域，nFET IO区域和高电阻区域。 （102）提供半导体衬底;（104）形成电介质层;（106）在衬底和电介质层上形成界面层;（108）在界面层上沉积HK介电层;（110 ）在HK电介质层上沉积第一覆盖层;（112）在HK电介质层和第一覆盖层上沉积第二覆盖层;（114）在第二封盖层上沉积WF金属层并沉积多晶硅层 在WF金属层上;（116）形成栅极叠层

    정의된 게이트 간격을 갖는 집적 회로 장치 및 집적 회로 장치의 설계 및 제조 방법
    10.
    发明公开
    정의된 게이트 간격을 갖는 집적 회로 장치 및 집적 회로 장치의 설계 및 제조 방법 有权
    具有定义的间隙的集成电路装置及其设计和制造方法

    公开(公告)号：KR1020130018462A

    公开(公告)日：2013-02-25

    申请号：KR1020110110756

    申请日：2011-10-27

    Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    Inventor： 청해리학레이 ,  주밍 ,  첸포니엔 ,  영바오루

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L29/42376 ,  G06F17/5068 ,  G06F17/5072 ,  G06F17/5081 ,  H01L21/823437 ,  H01L27/0207 ,  H01L27/0218 ,  H01L27/088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/785 ,  H01L2223/58

    Abstract: PURPOSE: An integrated circuit device having defined gate spacing and a method for designing and fabricating the same are provided to improve the circuit design for gate last processing of an IC. CONSTITUTION: A semiconductor substrate is provided(702). A first gate structure is formed on the semiconductor substrate(704). A second gate structure is formed on the semiconductor substrate(706). An insulating layer is formed between the first gate structure and the second gate structure(708). The first gate structure and the second gate structure are removed to form an opening part in the insulating layer(710). A metal gate is formed in the opening part(712). [Reference numerals] (702) Providing a semiconductor substrate; (704) Forming a first gate structure; (706) Forming a second gate structure which is departed from the first gate structure; (708) Forming an insulating layer between the first gate structure and the second gate structure; (710) Removing the first gate structure and the second gate structure to form a first opening part and a second opening part in the insulating layer; (712) Forming a metal gate in the opening part

    Abstract translation: 目的：提供一种具有定义的栅间距的集成电路器件及其设计和制造方法，以改善IC最终处理门电路的设计。 构成：提供半导体衬底（702）。 第一栅极结构形成在半导体衬底（704）上。 第二栅极结构形成在半导体衬底（706）上。 在第一栅极结构和第二栅极结构（708）之间形成绝缘层。 去除第一栅极结构和第二栅极结构以在绝缘层（710）中形成开口部分。 金属门形成在开口部（712）中。 （702）提供半导体衬底; （704）形成第一栅极结构; （706）形成离开第一栅极结构的第二栅极结构; （708）在所述第一栅极结构和所述第二栅极结构之间形成绝缘层; （710）去除第一栅极结构和第二栅极结构以在绝缘层中形成第一开口部分和第二开口部分; （712）在开口部形成金属门

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