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    半導體裝置及其製造方法
    3.
    发明专利
    半導體裝置及其製造方法 审中-公开
    半导体设备及其制造方法

    公开(公告)号：TW201904075A

    公开(公告)日：2019-01-16

    申请号：TW107108940

    申请日：2018-03-16

    申请人： 日商瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 山越英明 ,  YAMAKOSHI, HIDEAKI ,  橋本孝司 ,  HASHIMOTO, TAKASHI ,  阿部真一郎 ,  ABE, SHINICHIRO ,  大水祐人 ,  OMIZU, YUTO

    IPC分类号： H01L29/792 ,  H01L27/115 ,  H01L27/088 ,  H01L21/336

    摘要： 本發明之目的為在具有ONO膜的MONOS記憶體中，防止在ONO膜上的控制閘極電極的底面的端部與ONO膜下的半導體基板之間發生絶緣破壞以及短路。為了達成上述目的，本發明在對形成在ONO膜ON上的多晶矽膜進行加工以形成控制閘極電極CG時，並未對ONO膜ON進行加工，接著，在形成了覆蓋控制閘極電極CG的側面的偏置間隔件OF2之後，以偏置間隔件OF2作為遮罩對ONO膜ON進行加工。藉此，在控制閘極電極CG的閘極長度方向上，形成ONO膜ON端部比控制閘極電極CG的側面更往外側突出的形狀。

    简体摘要： 本发明之目的为在具有ONO膜的MONOS内存中，防止在ONO膜上的控制闸极电极的底面的端部与ONO膜下的半导体基板之间发生绝缘破坏以及短路。为了达成上述目的，本发明在对形成在ONO膜ON上的多晶硅膜进行加工以形成控制闸极电极CG时，并未对ONO膜ON进行加工，接着，在形成了覆盖控制闸极电极CG的侧面的偏置间隔件OF2之后，以偏置间隔件OF2作为遮罩对ONO膜ON进行加工。借此，在控制闸极电极CG的闸极长度方向上，形成ONO膜ON端部比控制闸极电极CG的侧面更往外侧突出的形状。

    半導體裝置之製造方法
    4.
    发明专利
    半導體裝置之製造方法 审中-公开
    半导体设备之制造方法

    公开(公告)号：TW201820545A

    公开(公告)日：2018-06-01

    申请号：TW106125654

    申请日：2017-07-31

    申请人： 日商瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 山越英明 ,  YAMAKOSHI, HIDEAKI ,  橋本孝司 ,  HASHIMOTO, TAKASHI ,  阿部真一郎 ,  ABE, SHINICHIRO ,  大水祐人 ,  OMIZU, YUTO

    IPC分类号： H01L21/8234 ,  H01L21/8258

    摘要： 本發明之目的在於令半導體裝置的可靠度提高。為了達成上述目的，本發明係先製得在記憶體區域1A的半導體基板SB上形成記憶體元件的閘極絶緣膜用的絶緣膜MZ、在低耐壓MISFET形成區域1B的半導體基板SB上形成低耐壓MISFE T的閘極絶緣膜用的絶緣膜GF2、在高耐壓MISFET形成區域1C的半導體基板SB上形成高耐壓MISFET的閘極絶緣膜用的絶緣膜GF1的構造，然後形成閘極電極用的膜層。然後，令該閘極電極用的膜層形成圖案，以形成記憶體元件、低耐壓MISFET以及高耐壓MISFET的各閘極電極。絶緣膜GF2形成步驟，在絶緣膜MZ形成步驟之後實行，絶緣膜GF1形成步驟，在絶緣膜MZ形成步驟之前實行。

    简体摘要： 本发明之目的在于令半导体设备的可靠度提高。为了达成上述目的，本发明系先制得在内存区域1A的半导体基板SB上形成内存组件的闸极绝缘膜用的绝缘膜MZ、在低耐压MISFET形成区域1B的半导体基板SB上形成低耐压MISFE T的闸极绝缘膜用的绝缘膜GF2、在高耐压MISFET形成区域1C的半导体基板SB上形成高耐压MISFET的闸极绝缘膜用的绝缘膜GF1的构造，然后形成闸极电极用的膜层。然后，令该闸极电极用的膜层形成图案，以形成内存组件、低耐压MISFET以及高耐压MISFET的各闸极电极。绝缘膜GF2形成步骤，在绝缘膜MZ形成步骤之后实行，绝缘膜GF1形成步骤，在绝缘膜MZ形成步骤之前实行。

    半導體裝置
    7.
    发明专利
    半導體裝置 审中-公开
    半导体设备

    公开(公告)号：TW201526249A

    公开(公告)日：2015-07-01

    申请号：TW103142908

    申请日：2014-12-09

    申请人： 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 山越英明 ,  YAMAKOSHI, HIDEAKI ,  岡田大介 ,  OKADA, DAISUKE

    IPC分类号： H01L29/792 ,  H01L29/788 ,  H01L21/8247 ,  G11C16/02 ,  G11C16/04

    CPC分类号： H01L27/11524 ,  G11C16/0433 ,  G11C16/0441 ,  G11C16/10 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11531 ,  H01L29/42324 ,  H01L29/42328

    摘要： 本發明之目的係提高半導體裝置之性能。 本發明之半導體裝置包含快閃記憶體之記憶體胞MC1；該記憶體胞MC1具有：資料寫入及抹除用電容元件CWE，其係將浮動閘極電極FG之一部分設為閘極電極；及資料讀出用MISFETQR，其係將該浮動閘極電極FG之另一部分設為閘極電極。資料寫入及抹除用電容元件CWE之p型半導體區域11及n型半導體區域12之導電型，係彼此相反之導電型。此外，資料寫入及抹除用電容元件CWE之浮動閘極電極FG之閘極長度方向之長度LNwe，小於資料讀出用MISFETQR之浮動閘極電極FG之閘極長度方向之長度LNr。

    简体摘要： 本发明之目的系提高半导体设备之性能。 本发明之半导体设备包含闪存之内存胞MC1；该内存胞MC1具有：数据写入及抹除用电容组件CWE，其系将浮动闸极电极FG之一部分设为闸极电极；及数据读出用MISFETQR，其系将该浮动闸极电极FG之另一部分设为闸极电极。数据写入及抹除用电容组件CWE之p型半导体区域11及n型半导体区域12之导电型，系彼此相反之导电型。此外，数据写入及抹除用电容组件CWE之浮动闸极电极FG之闸极长度方向之长度LNwe，小于数据读出用MISFETQR之浮动闸极电极FG之闸极长度方向之长度LNr。

    半導體裝置
    9.
    发明专利
    半導體裝置 审中-公开
    半导体设备

    公开(公告)号：TW201428942A

    公开(公告)日：2014-07-16

    申请号：TW102143581

    申请日：2013-11-28

    申请人： 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 山越英明 ,  YAMAKOSHI, HIDEAKI

    IPC分类号： H01L27/115 ,  H01L29/78

    CPC分类号： H01L27/11524 ,  G11C16/00 ,  G11C16/0408

    摘要： 本發明之目的在於提供一種具有高性能且高可靠度之非揮發性記憶胞之半導體裝置。本發明之非揮發性記憶胞NVM1包含：第1n井NW1；第2n井NW2，其在第1方向X上與第1n井NW1分離而形成；選擇電晶體QS，其形成於第1n井NW1內；浮閘電極FG，其以平面視時與第1n井NW1之一部分及第2n井NW2之一部分重疊之方式而形成；及n型導電型之半導體區域，其形成於浮閘電極FG之兩側之第2n井NW2中。且，在寫入動作時，藉由對選擇非揮發性記憶胞之汲極施加-7 V之電壓，對選擇電晶體QS之閘極電極EG施加-8 V之電壓，進而，對p型導電型之半導體區域施加-3 V，使寫入速度高速化。藉此，區分選擇非揮發性記憶胞與非選擇非揮發性記憶胞。

    简体摘要： 本发明之目的在于提供一种具有高性能且高可靠度之非挥发性记忆胞之半导体设备。本发明之非挥发性记忆胞NVM1包含：第1n井NW1；第2n井NW2，其在第1方向X上与第1n井NW1分离而形成；选择晶体管QS，其形成于第1n井NW1内；浮闸电极FG，其以平面视时与第1n井NW1之一部分及第2n井NW2之一部分重叠之方式而形成；及n型导电型之半导体区域，其形成于浮闸电极FG之两侧之第2n井NW2中。且，在写入动作时，借由对选择非挥发性记忆胞之汲极施加-7 V之电压，对选择晶体管QS之闸极电极EG施加-8 V之电压，进而，对p型导电型之半导体区域施加-3 V，使写入速度高速化。借此，区分选择非挥发性记忆胞与非选择非挥发性记忆胞。