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    多規模可規劃陣列
    2.
    发明专利
    多規模可規劃陣列 失效
    多规模可规划数组

    公开(公告)号：TW478252B

    公开(公告)日：2002-03-01

    申请号：TW089128333

    申请日：2000-12-29

    Applicant: 適應矽公司

    Inventor： 查勒R 盧伯

    IPC: H03K ,  G06F

    CPC classification number: H03K19/17796 ,  H03K19/17728

    Abstract: 供要使用來設計複雜數位系統的多規模可規劃邏輯陣列(MSA)的新式架構允許使用小規模方塊(也稱為閘層次方塊)以及中等規模方塊(也稱為暫存器傳送層次或RTL方塊)來規劃數位邏輯單元。MSA觀念係根據一位元可切片算術邏輯單元(ALU)而來。各位元切片可規劃來實施一基本布林邏輯運算，或可規劃來促成由一個ALU控制器電路進一步規劃的較高層次功能。在此新方法中的ALU控制器層次也允許在位元切片層次計算的一些初級邏輯運算被組合來實施複雜的隨機邏輯運算。此新式可規劃邏輯架構之資料移位能力縮減欲實施包括乘法器陣列的移位運算所需之可規劃常式的複雜度。此新式陣列也允許邏輯變數在程式控制下來動態修正各ALU之微程式。此技術稱為組態疊置，並簡化了複雜算術和隨機邏輯功能之規劃工作。

    Abstract in simplified Chinese: 供要使用来设计复杂数码系统的多规模可规划逻辑数组(MSA)的新式架构允许使用小规模方块(也称为闸层次方块)以及中等规模方块(也称为寄存器发送层次或RTL方块)来规划数码逻辑单元。MSA观念系根据一比特可切片算术逻辑单元(ALU)而来。各比特切片可规划来实施一基本布尔逻辑运算，或可规划来促成由一个ALU控制器电路进一步规划的较高层次功能。在此新方法中的ALU控制器层次也允许在比特切片层次计算的一些初级逻辑运算被组合来实施复杂的随机逻辑运算。此新式可规划逻辑架构之数据移位能力缩减欲实施包括乘法器数组的移位运算所需之可规划例程的复杂度。此新式数组也允许逻辑变量在程控下来动态修正各ALU之微进程。此技术称为组态叠置，并简化了复杂算术和随机逻辑功能之规划工作。

    具有多次元開關佈局之積體電路 INTEGRATED CIRCUIT WITH MULTIDIMENSIONAL SWITCH TOPOLOGY
    5.
    发明专利
    具有多次元開關佈局之積體電路 INTEGRATED CIRCUIT WITH MULTIDIMENSIONAL SWITCH TOPOLOGY 审中-公开
    具有多次元开关布局之集成电路 INTEGRATED CIRCUIT WITH MULTIDIMENSIONAL SWITCH TOPOLOGY

    公开(公告)号：TW200537805A

    公开(公告)日：2005-11-16

    申请号：TW094110400

    申请日：2005-03-31

    Applicant: 國立大學法人岡山大學 NATIONAL UNIVERSUITY CORPORATION OKAYAMA UNIVERSITY

    Inventor： 松本洋平 YOHEI MATSUMOTO ,  正木亮 AKIRA MASAKI

    IPC: H03K

    CPC classification number: H03K19/17736 ,  H01L27/11803 ,  H03K19/17796

    Abstract: FPGA需要在配線構造上設置極多的開關，因此邏輯密度及動作速度低，該傾向隨高整合度的FPGA而變得更為顯著。3次元FPGA因其可改善動作速度及邏輯密度而受到注目。但是，3次元積體製程之良率差，且微細化困難。另外，因放熱困難的緣故，其積層數有限。本發明活用3次元FPGA之長處，提供一種高速、高整合化且解消了製造上的困難的FPGA。本發明係提出通過將高次元FPGA之開關佈局埋入較其低次元之積體電路來實現的FPGA之設計方法，將高次元FPGA之開關佈局埋入較其低次元之積體電路所成的FPGA構成的半導體積體電路的方案，來解決上述課題。

    Abstract in simplified Chinese: FPGA需要在配线构造上设置极多的开关，因此逻辑密度及动作速度低，该倾向随高集成度的FPGA而变得更为显着。3次元FPGA因其可改善动作速度及逻辑密度而受到注目。但是，3次元积体制程之良率差，且微细化困难。另外，因放热困难的缘故，其积层数有限。本发明活用3次元FPGA之长处，提供一种高速、高集成化且解消了制造上的困难的FPGA。本发明系提出通过将高次元FPGA之开关布局埋入较其低次元之集成电路来实现的FPGA之设计方法，将高次元FPGA之开关布局埋入较其低次元之集成电路所成的FPGA构成的半导体集成电路的方案，来解决上述课题。

    用於電阻式變化元件陣列的ＤＤＲ相容記憶體電路架構
    6.
    发明专利
    用於電阻式變化元件陣列的ＤＤＲ相容記憶體電路架構 审中-公开
    用于电阻式变化组件数组的ＤＤＲ兼容内存电路架构

    公开(公告)号：TW201717201A

    公开(公告)日：2017-05-16

    申请号：TW105121793

    申请日：2016-07-11

    Applicant: 奈特洛公司 ,  NANTERO, INC.

    Inventor： 柏汀 克勞蒂 ,  BERTIN, CLAUDE L. ,  羅森戴爾 葛蘭 ,  ROSENDALE, GLEN

    IPC: G11C13/00 ,  G11C7/20 ,  G11C7/06

    CPC classification number: G11C13/0069 ,  B82Y10/00 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/025 ,  G11C23/00 ,  G11C29/02 ,  G11C29/021 ,  G11C29/023 ,  G11C29/028 ,  G11C2013/0042 ,  G11C2013/0054 ,  G11C2213/35 ,  G11C2213/82 ,  H03K19/17728 ,  H03K19/17736 ,  H03K19/1776 ,  H03K19/1778 ,  H03K19/17796 ,  Y10S977/94

    Abstract: 用於電阻式變化元件之陣列的高速記憶體電路架構被揭示。一陣列之電阻式變化元件被組織成行及列，使每一列藉由一字組線所服務及每一行藉由二位元線所服務。電阻式變化元件的每一行包括一對參考元件及一感測放大器。該參考元件係電阻式零組件，在被使用於該陣列中之電阻式變化元件內，具有在對應於設定(SET)條件之電阻及對應於重設(RESET)條件的電阻間之電阻值。藉由經過被字組線所選擇之電阻式變化元件將一行之位元線的其中一者放電、及同時地經過該參考元件將該行之位元線的其它者放電、並使用該行之感測放大器比較該二線上的放電率，高速讀取(READ)操作係施行。儲存狀態資料被傳輸至一輸出資料匯流排當作高速同步化資料脈衝。高速資料被由外部同步化資料匯流排所接收，且及藉由記憶體陣列組構中之電阻式變化元件內的程式(PROGRAM)操作所儲存。

    Abstract in simplified Chinese: 用于电阻式变化组件之数组的高速内存电路架构被揭示。一数组之电阻式变化组件被组织成行及列，使每一列借由一字组线所服务及每一行借由二比特线所服务。电阻式变化组件的每一行包括一对参考组件及一传感放大器。该参考组件系电阻式零组件，在被使用于该数组中之电阻式变化组件内，具有在对应于设置(SET)条件之电阻及对应于重设(RESET)条件的电阻间之电阻值。借由经过被字组线所选择之电阻式变化组件将一行之比特线的其中一者放电、及同时地经过该参考组件将该行之比特线的其它者放电、并使用该行之传感放大器比较该二在线的放电率，高速读取(READ)操作系施行。存储状态数据被传输至一输出数据总线当作高速同步化数据脉冲。高速数据被由外部同步化数据总线所接收，且及借由内存数组组构中之电阻式变化组件内的进程(PROGRAM)操作所存储。

    可變組態的邏輯陣列
    10.
    发明专利
    可變組態的邏輯陣列 失效
    可变组态的逻辑数组

    公开(公告)号：TW242192B

    公开(公告)日：1995-03-01

    申请号：TW083105389

    申请日：1994-06-15

    Applicant: 皮爾肯頓電子有限公司

    Inventor： 葛登.史特林.沃克 ,  葛瑞.詹姆斯.瓊斯

    IPC: H01L ,  H03K

    CPC classification number: H03K19/17736 ,  H03K19/1736 ,  H03K19/17704 ,  H03K19/1774 ,  H03K19/17744 ,  H03K19/17796

    Abstract: 一可變組態半導體積體電路，其上包括有一區域由複數個邏輯電路所形成，這些邏輯電路位在分立的區域或格子（ＣＣ）分別界定出一格子陣列。此格子矩陣係被分隔至少成為區（各含有這些格子的陣列）並進而對每一區含有一埠排置，以及一分級的連線資源結構，包括有：（ｉ）泛用連接路徑（Ｇ、Ｘ）與每一區的埠排置具有可選擇的連接。（ｉｉ）中介連接路徑（Ｍ），其自埠排置延伸並且可選擇地與一區中至少某些格子連接，以及（ｉｉｉ）局部直接連接路徑，含一受到限制的信號變換系統。
    應用例亦描述及一可變組態半導體積體電路，包含有核心格子（ＣＣ）之一陣列，各格子有一共同的第一項簡單功能以及至少一項附屬功能，有兩項不同的附屬功能，該等核心格子係歸組成格子組其包含核心格子之一陣列小於整個陣列，並且其中核心格子之係被排置成均勻地涵蓋陣列。最好一格子組有四個格子，並且較佳的附屬功能為：線聯的－ＯＲ、ＸＯＲ、Ｄ觸發器和閉鎖功能。
    上述特色最好是相結合以產生出一特別有利的可變組態半導體積體電路。

    Abstract in simplified Chinese: 一可变组态半导体集成电路，其上包括有一区域由复数个逻辑电路所形成，这些逻辑电路位在分立的区域或格子（ＣＣ）分别界定出一格子数组。此格子矩阵系被分隔至少成为区（各含有这些格子的数组）并进而对每一区含有一端口排置，以及一分级的连接资源结构，包括有：（ｉ）泛用连接路径（Ｇ、Ｘ）与每一区的端口排置具有可选择的连接。（ｉｉ）中介连接路径（Ｍ），其自端口排置延伸并且可选择地与一区中至少某些格子连接，以及（ｉｉｉ）局部直接连接路径，含一受到限制的信号变换系统。 应用例亦描述及一可变组态半导体集成电路，包含有内核格子（ＣＣ）之一数组，各格子有一共同的第一项简单功能以及至少一项附属功能，有两项不同的附属功能，该等内核格子系归组成格子组其包含内核格子之一数组小于整个数组，并且其中内核格子之系被排置成均匀地涵盖数组。最好一格子组有四个格子，并且较佳的附属功能为：线联的－ＯＲ、ＸＯＲ、Ｄ触发器和闭锁功能。 上述特色最好是相结合以产生出一特别有利的可变组态半导体集成电路。

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