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    記憶元件以及可程式邏輯裝置
    1.
    发明专利
    記憶元件以及可程式邏輯裝置 审中-公开
    记忆组件以及可进程逻辑设备

    公开(公告)号：TW201810538A

    公开(公告)日：2018-03-16

    申请号：TW106132988

    申请日：2013-07-15

    Applicant: 半導體能源研究所股份有限公司 ,  SEMICONDUCTOR ENERGY LABORATORY CO., LTD.

    Inventor： 池田隆之 ,  IKEDA, TAKAYUKI

    IPC: H01L21/8239 ,  H01L29/788 ,  H01L27/10

    CPC classification number: H03K19/17764 ,  G11C16/0433 ,  H01L27/0629 ,  H01L27/0688 ,  H01L27/088 ,  H01L27/1156 ,  H01L27/11803 ,  H01L27/1225 ,  H03K19/1776 ,  H03K19/17776

    Abstract: 本發明的目的之一是提供一種可以將所希望的電位作為資料儲存而不增加電源電位數量的記憶元件。該記憶元件在藉由使電晶體截止而成為浮動狀態的節點中儲存資料，其中在該電晶體中通道形成在氧化物半導體層中。並且，該記憶元件具有可以利用閘極與源極之間的電容耦合提高該電晶體的閘極的電位的結構。由此，可以將所希望的電位作為資料儲存而不增加電源電位數量。

    Abstract in simplified Chinese: 本发明的目的之一是提供一种可以将所希望的电位作为数据存储而不增加电源电位数量的记忆组件。该记忆组件在借由使晶体管截止而成为浮动状态的节点中存储数据，其中在该晶体管中信道形成在氧化物半导体层中。并且，该记忆组件具有可以利用闸极与源极之间的电容耦合提高该晶体管的闸极的电位的结构。由此，可以将所希望的电位作为数据存储而不增加电源电位数量。

    記憶元件以及可程式邏輯裝置
    5.
    发明专利
    記憶元件以及可程式邏輯裝置 审中-公开
    记忆组件以及可进程逻辑设备

    公开(公告)号：TW201413874A

    公开(公告)日：2014-04-01

    申请号：TW102125223

    申请日：2013-07-15

    Applicant: 半導體能源研究所股份有限公司 ,  SEMICONDUCTOR ENERGY LABORATORY CO., LTD.

    Inventor： 池田隆之 ,  IKEDA, TAKAYUKI

    IPC: H01L21/8239 ,  H01L29/788 ,  H01L27/10

    CPC classification number: H03K19/17764 ,  G11C16/0433 ,  H01L27/0629 ,  H01L27/0688 ,  H01L27/088 ,  H01L27/1156 ,  H01L27/11803 ,  H01L27/1225 ,  H03K19/1776 ,  H03K19/17776

    Abstract: 本發明的目的之一是提供一種可以將所希望的電位作為資料儲存而不增加電源電位數量的記憶元件。該記憶元件在藉由使電晶體截止而成為浮動狀態的節點中儲存資料，其中在該電晶體中通道形成在氧化物半導體層中。並且，該記憶元件具有可以利用閘極與源極之間的電容耦合提高該電晶體的閘極的電位的結構。由此，可以將所希望的電位作為資料儲存而不增加電源電位數量。

    Abstract in simplified Chinese: 本发明的目的之一是提供一种可以将所希望的电位作为数据存储而不增加电源电位数量的记忆组件。该记忆组件在借由使晶体管截止而成为浮动状态的节点中存储数据，其中在该晶体管中信道形成在氧化物半导体层中。并且，该记忆组件具有可以利用闸极与源极之间的电容耦合提高该晶体管的闸极的电位的结构。由此，可以将所希望的电位作为数据存储而不增加电源电位数量。

    半導體裝置 SEMICONDUCTOR DEVICE
    6.
    发明专利
    半導體裝置 SEMICONDUCTOR DEVICE 审中-公开
    半导体设备 SEMICONDUCTOR DEVICE

    公开(公告)号：TW201131740A

    公开(公告)日：2011-09-16

    申请号：TW099143370

    申请日：2010-12-10

    Applicant: 瑞薩電子股份有限公司

    Inventor： 清水洋治

    IPC: H01L

    CPC classification number: H01L27/0207 ,  H01L27/092 ,  H01L27/11803 ,  H01L27/1446 ,  H01L31/03926 ,  H01L31/075 ,  H01L2027/11861 ,  H01L2027/11881

    Abstract: 本發明係提供一種即便於設有伴隨MISFET之微細化而導入之新佈局規則之狀況下,亦可減小構成數位電路之標準單元之佈局面積之技術。例如,於標準單元CL之兩端之角部,將突出配線PL1A自電源配線L1A向標準單元CL之內部(Y方向)突出,且形成自突出之突出配線PL1A向X方向彎曲之彎曲部BD1A。而且,以插塞PLG將該彎曲部BD1A與p型半導體區域PDR連接。

    Abstract in simplified Chinese: 本发明系提供一种即便于设有伴随MISFET之微细化而导入之新布局守则之状况下,亦可减小构成数字电路之标准单元之布局面积之技术。例如,于标准单元CL之两端之角部,将突出配线PL1A自电源配线L1A向标准单元CL之内部(Y方向)突出,且形成自突出之突出配线PL1A向X方向弯曲之弯曲部BD1A。而且,以插塞PLG将该弯曲部BD1A与p型半导体区域PDR连接。

    動態陣列結構內之元件相位調整與配置方法及其實施 METHODS FOR CELL PHASING AND PLACEMENT IN DYNAMIC ARRAY ARCHITECTURE AND IMPLEMENTATION OF THE SAME
    7.
    发明专利
    動態陣列結構內之元件相位調整與配置方法及其實施 METHODS FOR CELL PHASING AND PLACEMENT IN DYNAMIC ARRAY ARCHITECTURE AND IMPLEMENTATION OF THE SAME 审中-公开
    动态数组结构内之组件相位调整与配置方法及其实施 METHODS FOR CELL PHASING AND PLACEMENT IN DYNAMIC ARRAY ARCHITECTURE AND IMPLEMENTATION OF THE SAME

    公开(公告)号：TW201020836A

    公开(公告)日：2010-06-01

    申请号：TW098124107

    申请日：2009-07-16

    Applicant: 泰拉創新股份有限公司

    Inventor： 郭特 強納森R ,  貝克 史考特T ,  甘地 德路米

    IPC: G06F ,  H01L

    CPC classification number: G06F17/5072 ,  G06F17/5054 ,  G06F17/5068 ,  G06F2217/12 ,  H01L23/48 ,  H01L27/0207 ,  H01L27/11803 ,  H01L2924/0002 ,  Y02P90/265 ,  H01L2924/00

    Abstract: 定義半導體晶片包含邏輯區塊區域,邏輯區塊區域具有:第一晶片階層,佈局特徵部係依據第一虛擬格柵而配置於其中;及第二晶片階層,佈局特徵部係依據第二虛擬格柵而配置於其中。有理空間關係存在於第一及第二虛擬格柵之間。數個元件係置於邏輯區塊區域內。數個元件之每一者係依據數個元件相位中之合適者而定義。當佈局特徵部被安置於既定之配置元件內時,數個元件相位中之合適者使既定之配置元件之第一及第二晶片階層中的佈局特徵部對準第一及第二虛擬格柵。

    Abstract in simplified Chinese: 定义半导体芯片包含逻辑区块区域,逻辑区块区域具有:第一芯片阶层,布局特征部系依据第一虚拟格栅而配置于其中;及第二芯片阶层,布局特征部系依据第二虚拟格栅而配置于其中。有理空间关系存在于第一及第二虚拟格栅之间。数个组件系置于逻辑区块区域内。数个组件之每一者系依据数个组件相位中之合适者而定义。当布局特征部被安置于既定之配置组件内时,数个组件相位中之合适者使既定之配置组件之第一及第二芯片阶层中的布局特征部对准第一及第二虚拟格栅。

    自動設計裝置、自動設計方法、可使用此裝置方法製造的光柵組以及半導體積體電路 AUTOMATIC DESIGN APPARATUS AND METHOD,RETICLE SET AND SEMICONDUCTOR INTEGRATION CIRCUIT MANUFACTURED THEREWITH
    8.
    发明专利
    自動設計裝置、自動設計方法、可使用此裝置方法製造的光柵組以及半導體積體電路 AUTOMATIC DESIGN APPARATUS AND METHOD,RETICLE SET AND SEMICONDUCTOR INTEGRATION CIRCUIT MANUFACTURED THEREWITH 失效
    自动设计设备、自动设计方法、可使用此设备方法制造的光栅组以及半导体集成电路 AUTOMATIC DESIGN APPARATUS AND METHOD,RETICLE SET AND SEMICONDUCTOR INTEGRATION CIRCUIT MANUFACTURED THEREWITH

    公开(公告)号：TWI280494B

    公开(公告)日：2007-05-01

    申请号：TW093137151

    申请日：2004-12-02

    Applicant: 東芝股份有限公司 KABUSHIKI KAISHA TOSHIBA

    Inventor： 渡邊敦 WATANABE, ATSUSHI ,  五十嵐睦典 IGARASHI, MUTSUNORI

    IPC: G06F ,  H01L

    CPC classification number: G06F17/5068 ,  G03F1/00 ,  G03F1/36 ,  H01L27/11803

    Abstract: 本發明提供一種能夠抑制成品率的下降，並使可靠性、配線效率優良，且縮短製程處理時間之自動設計裝置、自動設計方法、以及可利用它們進行製造的光柵組、半導體積體電路。光柵組包括第一光柵80b，具有包含第一終端區域圖案110P1之第一配線圖案110；第二光柵81b，具有在第一終端區域圖案110P1的投影像的區域被投影之介層窗圖案120P1；第三光柵82b，具有在第一終端區域圖案110P1的投影像和介層窗圖案120P1的投影像重複的區域上被投影，並包含與第一終端區域圖案110P1沿同一方向延伸之帶狀第二終端區域圖案130P1、及與第二終端區域圖案130P1的末端連接並對第二終端區域圖案130P1的延伸方向傾斜延伸之第二線部圖案130P2的第二配線圖案130P。

    Abstract in simplified Chinese: 本发明提供一种能够抑制成品率的下降，并使可靠性、配线效率优良，且缩短制程处理时间之自动设计设备、自动设计方法、以及可利用它们进行制造的光栅组、半导体集成电路。光栅组包括第一光栅80b，具有包含第一终端区域图案110P1之第一配线图案110；第二光栅81b，具有在第一终端区域图案110P1的投影像的区域被投影之介层窗图案120P1；第三光栅82b，具有在第一终端区域图案110P1的投影像和介层窗图案120P1的投影像重复的区域上被投影，并包含与第一终端区域图案110P1沿同一方向延伸之带状第二终端区域图案130P1、及与第二终端区域图案130P1的末端连接并对第二终端区域图案130P1的延伸方向倾斜延伸之第二线部图案130P2的第二配线图案130P。

    可應用複數個時脈源且可消除時脈訊號偏移的可規劃金屬層積體電路 METAL PROGRAMMABLE INTEGRATED CIRCUIT CAPABLE OF UTILIZING A PLURALITY OF CLOCK SOURCES AND CAPABLE OF ELIMINATING CLOCK SKEW
    10.
    发明专利
    可應用複數個時脈源且可消除時脈訊號偏移的可規劃金屬層積體電路 METAL PROGRAMMABLE INTEGRATED CIRCUIT CAPABLE OF UTILIZING A PLURALITY OF CLOCK SOURCES AND CAPABLE OF ELIMINATING CLOCK SKEW 有权
    可应用复数个时脉源且可消除时脉信号偏移的可规划金属层集成电路 METAL PROGRAMMABLE INTEGRATED CIRCUIT CAPABLE OF UTILIZING A PLURALITY OF CLOCK SOURCES AND CAPABLE OF ELIMINATING CLOCK SKEW

    公开(公告)号：TWI220773B

    公开(公告)日：2004-09-01

    申请号：TW092120897

    申请日：2003-07-30

    Applicant: 智原科技股份有限公司 FARADAY TECHNOLOGY CORP.

    Inventor： 王心石 WANG, HSIN SHIH ,  謝尚志 SHIEH, SHANG JYH

    IPC: H01L

    CPC classification number: G06F1/10 ,  H01L27/11803

    Abstract: 本發明提供一種可規劃金屬層積體電路(metal programmable integrated circuit)以及形成該可規劃金屬層積體電路之方法，該可規劃金屬層積體電路包含一半導體基座，該方法包含有步驟(a)：於該半導體基座上之複數個基礎單元中之每一基礎單元形成至少一邏輯運算模組，至少一驅動模組，以及至少一儲存模組；以及步驟(b)：於執行步驟(a)後，形成一金屬層來規劃該邏輯運算模組以執行邏輯運算，規劃該驅動模組以驅動輸入該驅動模組之輸入訊號，以及規劃該儲存模組以儲存資料。

    Abstract in simplified Chinese: 本发明提供一种可规划金属层集成电路(metal programmable integrated circuit)以及形成该可规划金属层集成电路之方法，该可规划金属层集成电路包含一半导体基座，该方法包含有步骤(a)：于该半导体基座上之复数个基础单元中之每一基础单元形成至少一逻辑运算模块，至少一驱动模块，以及至少一存储模块；以及步骤(b)：于运行步骤(a)后，形成一金属层来规划该逻辑运算模块以运行逻辑运算，规划该驱动模块以驱动输入该驱动模块之输入信号，以及规划该存储模块以存储数据。

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