公开(公告)号：US5214600A

公开(公告)日：1993-05-25

申请号：US836159

申请日：1992-02-24

申请人： Soo-In Cho ,  Dong-Il Shu ,  Hong-Sun Hwang

发明人： Soo-In Cho ,  Dong-Il Shu ,  Hong-Sun Hwang

IPC分类号： G11C7/18

CPC分类号： G11C7/18

摘要： Disclosed is a layout method for increasing pitches between bit lines and between sense amplifiers so as to easily accomplish fabrication of a semiconductor memory device and a semiconductor memory array capable of reducing the number of sense amplifiers. The semiconductor memory array includes a plurality of bit lines, and a plurality of sense amplifiers, each sense amplifier being connected to each pair of the bit lines, wherein the sense amplifiers placed in each column make up each group, with odd pairs of the bit lines being connected to even or odd sense amplifier groups, and even pairs of the bit lines being connected to even or odd sense amplifier groups.

摘要翻译： 公开了一种用于增加位线之间和读出放大器之间的间距的布局方法，以便容易地实现能够减少读出放大器数量的半导体存储器件和半导体存储器阵列的制造。 半导体存储器阵列包括多个位线，以及多个读出放大器，每个读出放大器连接到每对位线，其中放置在每列中的读出放大器组成每组，奇数位对 线连接到偶或奇检测放大器组，并且偶数对的位线连接到偶校验放大器组或奇检测放大器组。

公开(公告)号：US5097441A

公开(公告)日：1992-03-17

申请号：US501758

申请日：1990-03-30

申请人： Soo-In Cho ,  Dong-Il Shu ,  Dong-Sun Min ,  Young-Rae Kim

发明人： Soo-In Cho ,  Dong-Il Shu ,  Dong-Sun Min ,  Young-Rae Kim

IPC分类号： G11C11/401 ,  G11C5/06 ,  G11C8/14 ,  G11C11/34 ,  H01L21/822 ,  H01L21/8242 ,  H01L23/522 ,  H01L23/528 ,  H01L27/04 ,  H01L27/10 ,  H01L27/108

CPC分类号： G11C5/063 ,  G11C8/14 ,  H01L23/5222 ,  H01L23/5225 ,  H01L23/528 ,  H01L2924/0002

摘要： A higher packing of cells in a memory circuit includes a plurality of word line drivers employing a plurality of word lines, a plurality of bit lines, and various decoders. Disclosed is the array method of the word line drivers, which can reduce the pitch between the word line drivers so that the layout of the semiconductor memory array may be easily accomplished. Moreover, the array method of other components of the memory array is suggested.

摘要翻译： 存储器电路中的单元的更高的封装包括采用多个字线，多个位线和各种解码器的多个字线驱动器。 公开了字线驱动器的阵列方法，其可以减小字线驱动器之间的间距，使得可以容易地实现半导体存储器阵列的布局。 此外，建议存储阵列的其他组件的阵列方法。

公开(公告)号：US5299161A

公开(公告)日：1994-03-29

申请号：US794631

申请日：1991-11-18

申请人： Hoon Choi ,  Dong-Il Shu

发明人： Hoon Choi ,  Dong-Il Shu

IPC分类号： G06F11/20 ,  G11C11/401 ,  G11C11/407 ,  G11C29/00 ,  G11C29/24 ,  G11C29/34 ,  G11C7/00 ,  G06F11/00

CPC分类号： G11C29/80 ,  G11C29/24 ,  G11C29/34 ,  G11C29/78

摘要： A semiconductor memory device having normal columns and redundant columns includes normal column decoders for designating the normal columns and redundant column decoders for designating the redundant columns so that the bits from the normal columns are combined with the bits from the redundant columns so as to provide an entire byte. The normal column decoders are to be operated simultaneously with the redundant column decoders.

摘要翻译： 具有正常列和冗余列的半导体存储器件包括用于指定标准列的正常列解码器和用于指定冗余列的冗余列解码器，使得来自正常列的位与来自冗余列的位组合，以便提供 整个字节。 正常列解码器将与冗余列解码器同时操作。